JPH04504637A

JPH04504637A - エラー・リミティングａ／ｄコンバーター

Info

Publication number: JPH04504637A
Application number: JP1508551A
Authority: JP
Inventors: シュミット，ロバート，アール
Original assignee: シグナル・プロセッシング・テクノロジーズ・インコーポレーテッド
Priority date: 1988-08-04
Filing date: 1989-08-03
Publication date: 1992-08-13
Also published as: EP0436555A1; EP0436555A4; WO1990001835A1; AU4048389A; CA1320583C; US5072221A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】エラー・リミティングＡ／Ｄコンバーター発明の背景本発明は並列Ａ／Ｄコンバーター、特に、コンバーターに使用されるコンパレーター及びデコーダー回路の論理ゲートの出力に現れるあいまい性に起因する出力エラーを軽減又は排除するための技術に係わる。

今日、多様なＡ／Ｄコンバーターが種々の状況において多種に亘る装置に使用さね、この傾向が益々顕著になっている。その原因は集積回路の速度及び精度についての性能が向上したことと、そのコストが低下したことにある。性能の向上はさらなる高性能を追求することになり、例えば、更に動作速度の優れたＡ／Ｄコンバーターをめられるようになっている。

Ａ／Ｄコンバーターにおいては、変換速度を高めようとすると変換精度を犠牲にせざる得ない場合が多い。一般に、最高の変換速度を可能にするコンバーターといえば並列又はフラッシュ・タイプのＡ／Ｄコンバーターである。並列Ａ／Ｄコンバーターが高速変換を達成できるのは、コンバーター人力信号範囲内ならいかなるアナログ入力信号でも１つの短いクロック・サイクルでサンプリングできるからである。アナログ・サンプル値をこれと等価のディジタル値に変換する過程で、コンバーター内部信号が辿るコンバーター出力への信号経路沿って配置される回路素子の数を極力少なくすることによって、変換速度は一段と高くなる。

フラッシュ・コンバーターのデコーダー回路の素子を極力少なくする方法の１つとして、所謂”温度計コー「を実現するデコーダーを利用する。温度計コードを実現するには、コンバーター出力と接続する第ルベルの論理ゲートを設け、これらのゲートから一連の出力を得るようにしなければならない。それぞれのゲート出力は→のコンパレーターのうちの一つのコンパレーターと対応し、各コンパレーターはその基準入力において先行コンパレーターよりも高い基準電圧を持つ。

温度計コードは、論理ゲートの１つがその出力において他の全てのゲート出力における論理状態とは異なる論理状態を出力することを示し、この特定のゲートは一連のコンパレーターのうち、その基準レベルがコンパレーターの信号入力に共通のシステム・アナログ入力電圧信号のレベルよりも低い最終コンパレーターに対応するゲートである。

このような構成は、任意の個数のコンパレーター５０．８０．１１０．１４０．１７０．２００及び２３０が１列に配列している図１のＡ／Ｄコンバーター１０に見ることができる。これらのコンパレーターの基準電圧入力は、それぞれが一連の単調増加する電圧基準値と接続する入力５４．８５．１１４．１４４．１７４．２０４及び２３４である。これらの電圧基準値は、一対の電源端子１２．１４間に印加される基準電圧源、及び同しくこの一対の端子間にあって直列の抵抗器５２．８２．１１２．１４２．１７２．２０２．２３２及び２６２によって形成される分圧回路によって設定される。コンパレーターの非反転入力５６．８６．１１６．１４６．１７６．２０６及び２３６はそれぞ瓢システム・アナログ電圧信号入力１６と接続する。各コンパレーターはその上方斜辺に一次出力２４を、下方斜辺に相補出力２２を有する。各コンパレーターは、所期のサンプリング速度に対応する周期クロック・パルスを受信する（図示しない）クロック入力を有する。従って、各コンパレーターの出力は、クロック・パルスの持続時間に亘って、このクロック・パルスの開始時における値に保持される。

コンパレーターの非反転入力２０における入力電圧が反転入力１８における基準電圧よりも充分低ければ、コンパレーターの一次出力２４は低論理状態電圧レベルを、相補出力２２は高論理状態電圧レベルを有する。逆に、入力電圧が基準電圧よりも充分量だけ高ければ、−吹出力２４は高論理状態電圧レベルを、相補出力２２は低論理状態電圧レベルを有する。

一連の２人力ＡＮＤ論理ゲート６０．９０．１２０．１５０．１８０及び２１０を使用し、各コンパレーター２０に対応する方が第ルベルの論理ゲートとなるようにすれば、上記動作法則に従うコンパレーターの出力から温度計コードを実現することができる。図１における各ＡＮＤゲートの一方の入力２６は各コンパレーターの一次出力２４と接続し、他方の入力２８は同じコンパレーター列中の次のコンパレーターの相補出力２２と接続する。良く知られているように、出力及びＡＮＤ論理ゲートは全ての入力が高論理電圧レベルである場合に限って高論理電圧レベルとなる。図１のように第２レベル論理ゲートが接続されている場合、このＡＮＤゲートが接続しているコンパレーターの一次出力も次のコンパレーターの相補出力も共に高論理電圧レベルであるときに出力及びＡ、ＮＤ論理ゲートが高論理電圧レベルとなる。

動作については、その結果、ＡＮＤ論理ゲート出力３０の一方だけが高論理状態電圧レベルとなり、他方はいずれも低論理状態電圧レベルとなる。前記一方のゲートは、一連のコンパレーターのうち、システム入力アナログ信号電圧よりも充分に低い最大基準電圧と接続しているコンパレーターに対応するゲートである。

図１では、ＡＮＤ論理ゲートの出力３０が第２レベル論理ゲートを形成する１組のＯＲ論理ゲート２３６．２４０及び２４４からなる２進デコーダーと接続している。ＯＲゲートについては良く知られているように、ＯＲ論理ゲートのいずれかの入力が高論理電圧レベルであれば出力も同じ高論理電圧レベル状態となる。

これらのＯＲ論理ゲート２３６．２４０．２４４はそれぞれ出力２３８．２４２及び２４６を有し、２進数の各桁の値を示す桁信号を形成する論理状態信号が出力され、出力２３８．２４２及び２４６の桁信号を総合したものが前記２進数を表わす。桁信号の形で表われる特定の論理値セットで表わされる２進数は、この２進表現を発生させるシステム・アナログ電圧信号入力１６に加わる電圧相当信号値の振幅値を取る。

それぞれの第１論理レベルＡＮＤゲート６０．９０．１２０．１５０．１８０または２１０の出力３０は、第２論理レベルＯＲゲート２３６．２４０又は２４４の入力と接続する。接続しているＡＮＤゲートに対応するコンパレーターの反転入力１８における基準電圧がシステム・アナログ電圧信号入力１６に加わる電圧からの非反転入力２４における電圧よりも低い時、出力２２２が高論理状態とならねばならないのはまさにこれらのゲート２３６．２４０及び２４４である。

図１の並列Ａ／Ｄコンバーターにおいて発生しやすいエラーの例として、システム・アナログ１６に加わる、従って、各コンパレーターの非反転入力２０に加わる入力電圧信号がコンパレーターの１つの非反転入力１８の１つに加わる基準電圧に極めて近似であるときに発生するエラーである。これら２つの電圧レベルの差が充分に小さい状態で上記のようなエラーが起こると、このコンパレーターの一次出力２２と相補出力２４における論理レベルが不明確になる。即ち、高低論理状態電圧レベル間のどこかにあるというだけで、曖昧な又は不明確な論理電圧レベルとなる。このような結果はＯＲゲート２３６．２４０及び２４４の出力２３８．２４２及び２４６に誤論理電圧レベルが存在するという結果を生みやすい。

従って、もしコンパレーター出力２３８．２４２又は２４４に不明確な電圧レベルが現われても、コンバーターのサンプル変換速度を犠牲にすることなく上記のような出力エラーを回避するか、又は少なくともその範囲を制限する並列Ａ／Ｄコンバーターが望まれる。

発明の要約本発明は一連のコンパレーターを有し、コンパレーターの所定の一次及び相補出力に２組の論理ゲートを電気的に接続した並列Ａ／Ｄコンバーターを提供する。

第１組の論理ゲートはそれぞわ、一連のコンパレーターのうちの対応のコンパレーターの一次出力と接続する入力及び隣接コンパレーターの相補入力と接続する入力を有する。第２組の論理ゲートはそれぞね、一連のコンパレーターのうちの対応のコンパし・−ターの一次出力と接続する入力及び隣接コンパレーターの次のコンパレーターの相補出力と接続する入力を有する。

これら２組の論理ゲートの出力は所定のデコーダー回路と電気的に接続する。

図面の簡単な説明図１は、第ルベルのＡＮＤ論理ゲート及びこれに続く第ルベルのＯＲ論理ゲートを利用して、システム入力によっては誤出力を生じ易い２進デコーダーを形成した並列Ａ／Ｄコンバーターの論理図である。

図２は、温度計コードに続く信号入力からグレイ・コードを作成するデコーダーを付加した第２レベルのＡＮＤゲートを存する図１の並列Ａ／Ｄコンバーター・システムの論理図である。

図３は、追加の相補グレイ・コード出力を有する図２の並列Ａ／Ｄコンバーター・システムの論理図である。

図４は、本発明に使用される２人力ＡＮＤ論理ゲーＩ・を略本する回路図である。

図５は、本発明に使用される３人力ＯＲ論理ゲートを略本する回路図である。

好ましい実施例の詳細な説明図２は、図１の並列Ａ／Ｄコンバーター１０に第２レベルのＡＮＤ論理ゲート７０．１００．１３０．１６０及び１９０と、温度計コードに続く信号入力から２進コードではなくグ１ノイ・コードを実現する別タイプのデコーダー３４を補足した、双対温度計コード・並列Ａ／Ｄコンバーター・システム３２を示す。デコーダー３４は、それぞれが個数の異なる入力２７２−２８０及び単一の出力２８２．２８４及び２８６を有する１組のＯＲ論理ゲート２５０．２６０及び２７０からなる。先に使用されるＡＮＤ論理ゲート６０．９０．１２０．１５０．１８０及び２１０は第１温度計コードを実現する。追加のＡＮＤ論理ゲート７０．１００．１３０．１６０及び１９０は第２温度計コードを実現する。前記追加ＡＮＤ論理ゲートのそれぞれは一対の入力２６及び２８、及び単一の出力３０を有する。

ＡＮＤ論理ゲート７０．１００．１３０．１６０及び１９０の各入力２６は、対応するコンパレーター５０．８０．１１０．１４０，１７０．２００．２３０の一次出力２４と接続する。これらのゲートの各人力２８は、→のコンパレーターにおける次のコンパレーターの相補出力２２と接続する。ＯＲ論理ゲート２５０．２６０及び２７０の出力２８２．２８４及び２８６は、システム・アナログ電圧信号入力１６に加わる電圧の振幅値に対応するグレイ・コード表示を反映する論理状態を出力する。ＯＲ論理ゲート２５０，２６０及び２７００Å力２７２− ２８０は、第１セツ）・のＡＮＤ論理ゲート９０．１５０．１．８０及び第２組のＡＮＤ論理ゲート７０．１００．１３０，１６０．１９０の出力３０と接続すると共に、コンパレーター２３０の一次出力２４とも接続［１、出力２８２に下記のようなグレイ・コードが現われる。

（以　下　余　白）表Ｉ −次出力２４が高論理電圧　ＯＲゲート２５０．２６０．２７０レベルを出力する再上位　からの出力コンパレーター　２８２　２８４　２８６なし　０　０　０１．１．０　０　１　０１、７０　１　１　１このコードは、ＯＲゲート２５０．２６０及び２７０の入力２７２−２８４を第１組論理ゲート６０．１２０．１５０．１８０及び第２組ＡＮＤゲート７０．１００、】３０．１６０．１９０の出力３０に接続する一方、ＯＲゲート２５０．２６０．２７０の出力２８２．２８４．２８６をも高論理電圧レベルにする単一のグレイ・コード表示だけと対応して高論理電圧レベルとなるコンパレーター２３０の一次出力２４と接続することによって実現される。

（以　下　余　白）図３には図２に示したのと同様の双対温度計コード・並列Ａ／Ｄコンバーター・システム３２を示したが、図３のデコーダー３４はそれぞれが２個乃至５個の入力２７２−２８０及び出力２８２．２８４．２８６を有する追加のＯＲゲート２５１．２６１．２７１を含む。更にＡＮＤ論理ゲート６０．１２０．２１０をも含み、これらのゲートはＡＮＤゲート９０．１５０．１８０と同様にコンパレーター５０−２３０と接続している。ＯＲゲート２５１はＯＲゲート２５０の相補論理状態電圧レベルを出力し、ＯＲゲート２６】はＯＲゲート２６０の相補論理状態電圧レベルを出力し、ＯＲゲート２７１はＯＲゲート２７０の相補論理状態電圧レベルを出力する。

図４は、第１組ＡＮＤ論理ゲート６０．９０．１２０．１５０．１８０．２１０及び第２組ＡＮＤ論理ゲート７０．１００．１３０．１６０．１９０に使用される２人力ＡＮＤ論理ゲート３００を略本する回路図である。ＡＮＤ論理ゲート３００は、第１バイポーラ−ＮＰＮトランジスター３０２、第２バイポーラ−ＮＰＮトランジスター３０４及び抵抗器３０６からなる。バイポーラ−ＮＰＮ）ランシスター３０２及びバイポーラ−ＮＰＮ　トランジスター３０４は、いずれもベース３０８、エミッター３１０及びコレクター３１２を有する。

バイポーラ−ＮＰＮ　トランジスター３０２及びバイポーラ−ＮＰＮ）ランシスター３０４のベース回路：３０８は、それぞれ電源と接続する端子手段３ｊ−４と電気的に接続し”Ｃいる。バイポーラ−ＮＰＮ　トランジスター３０２．３０４のコし・フタ−３１２は出力端子手段３０と接続する。バイポーラ−ＮＰＮトランジスター３０２のエミッター３１０は入力端子２８と接続し、バイポーラ− ＮＰＮ）ランシスター３０４のエミッター３１０は他方の入力端子手段２６と接続する。電源端子３１４は、抵抗器３０６を介して出力端子３０と接続する。

図５は、第１バイポーラ−ＮＰＮ）ランシスター３２４、第２バイポーラ−ＮＰＮ）ランシスター３２６及び第３バイポーラ−ＮＰＮ）ランシスター３２８からなる、デコーダー３４に使用されるのと同様の３人力ＯＲ論理ゲート２２２を示す。各トランジスターはベース３３０、エミッター３３２及びコレクター３３４を有する。エミッター３３２はいずれも端子手段２８２と接続し、コレクター３３４はいずれも電源と接続可能な端子手段３３８と接続している。ベース３３０はそれぞれ入力端子２７２．２７４．２７６の１つと接続している。

次に動作について説明すると、図２及び図３の回路は第１組論理ゲート６０．９０．１２０．１５０．１８０．２１０の出力において、同様のシステム入力信号に対応して図１のＡＮＤゲートがその出力において形成するのと同様の出力信号を形成する。第２組ＡＮＤ論理ゲート７０．１００．１３０．１６０．１９０の出力３０は、もしコンパレーター５０．８０．１１０．１４０．１７０のひとつの一次出力２４が高論理状態電圧レベルであり、次のコンパレーター１１０．１４０．１７０．２００または２３０の相補出力２２もまた高論理状態電圧レベルなら、いずれも高論理状態電圧レベルとなる。従って、ＡＮＤ論理ゲート７０．１００．１３０．１６０．１９０の出力３０から第２温度計コードが出力される。

ＯＲ論理ゲート２５０．２６０．２７０の出力２８２．２８４．２８６は、表Ｉに示したグレイ・コードに対応する論理状態電圧レベルを示す。他のいかなるグレイ・コードにおいてもそうであるように、システム・アナログ電圧信号入力１６に出力状態変化を起こさせるのに充分な電圧値の変化が生じると、これに対応してＯＲ論理ゲート２５０．２６０．２７０の単一の出力２８２．２８４または２８８が隣接する出力状態内で論理状態を変える。このようにコードを選択すれば、単一出力の変化は次の、または先行のグレイ・コード表示への変化に相当するから、論理電圧レベル出力２８２．２８４または２８６におけるディジタル・グレイ・コード表示のエラー幅を隣接グレイ・コード・ディジット表示間のステップ幅に縮小することができて有声」である。

図２に示したＯＲ論理ゲートに追加された図３のＯＲ論理ゲート２５１．２６１．２７１は、相補グレイ・コードを出力するように接続されている。例えば、もしＯＲ論理ゲート２５０の出力２８２が高論理状態電圧レベルなら、ＯＲ論理ゲート２５１の出力２８２は低論理状態電圧レベルとなる。同様に、もしＯＲ論理ゲート２５０の出力２８４が低論理状態電圧レベルなら、ＯＲ論理ゲート２５１の出力２８４は高論理状態電圧レベルとなる。この出力は、ＯＲ論理ゲート２５１．２６１．２７１を、出力２８２′、２８４′、２８６′が高論理状態電圧レベルであることを要求する対応の相補グレイ・コード表示を有するシステム・アナログ入力１６に対してだけ高論理状態電圧レベルとなるＡＮＤ論理ゲート出力３０及びコンパレーター出力２２．２４と接続することによって得られる。

同様に、ＯＲ論理ゲート２６１の出力２８６゛はＯＲ論理ゲート２６０の出力２８６に現れる論理状態とは相補関係の論理状態となり、ＯＲ論理ゲート２７１の出力２８６′はＯＲ論理ゲート２７０の出力２８６に現れる論理状態とは相補関係の論理状態となる。図３のＯＲ論理ゲート２５１．２６１．２７１を追加したから、ＯＲ論理ゲート２５０．２６０．２７０の出力２８２．２８４又は２８６における出力電圧レベルと、対応のＯＲ論理ゲート２５１．２６１．２７１のうちのいずれか１つの出力２８２′、２８４′又は２８６′における出力電圧レベルの差に基づく出力論理状態電圧レベルを測定することによってデコーダー３４の出力信号を検出することができる。

システム・アナログ電圧信号入力１６におけるアナログ電圧がコンパレーター５０．８０．１１０．１４０．１７０．２００又は２３０の反転入力１８の１つにおける基準電圧の１つに極めて近似の電圧レベルであれば、このコンパレーターの相補出力２２及び−次出力２４における出力電圧を低論理状態電圧レベルと高論理状態電圧レベルの間の中間電圧レベルに強制的にすればよい。即ち、このようなコンパレーターは、その出力２２．２４に高低論理状態のいずれであるかを明示しない出力電圧レベルを形成する可能性がある。

この中間電圧をＡＮＤゲート６０．９０．１２０．１５０．１８０．２１０のうちの１つのＡＮＤゲートの入力２６及びこれと隣接するＡＮＤゲートの入力２８に供給する。同様に、この中間電圧をＡＮＤゲート７０．１００．１３０．１６０．１９０のうちの隣接する２つのＡＮＤゲートに、即ち、一方のＡＮＤゲートの入力２６及び他方のＡＮＤゲートの入力２８にも供給する。その結果、これらＡＮＤゲートの出力３０も低高論理状態の間の中間電圧レベルとなる。

このような中間電圧レベルがＯＲゲート２５０．２５１．２６０．２６１．２７０又は２７１の入力の１つに供給されると、エミッター・フォロアとして接続された図５の対応トランジスターの作用下に、前記ゲートの出力に再び中間論理状態電圧レベルが現れる。

前記ゲートの出力２８２．２８２′、２８４．２８４′、２８６又は２８６′における実際の電圧レベルはその入力のいずれかに供給される最大電圧レベルにほぼ等しい。

ただし、コンパレーター５０．８０．１１０．１４０．１７０．２００又は２３０からの中間電圧レベルはＡＮＤゲートを介してＯＲゲートへ伝播し、その結果、中間電圧レベルが現れるのはＯＲゲート２５０，２６０又は２７０のたかだか１つの出力２８２だけである。即ち、ＡＮＤゲート６０．９０．１２０．１５０．１８０．２１０からの第１温度計コード出力もＡＮＤゲート７０．１００．１３０．１６０．１９０からの第２温度計コード出力も、ＯＲゲートが１つ置きのコンパレーターだけでなく隣接コンパレーターをも表１のグレイコード発生に利用するように使用されるからである。

ＯＲゲート２５１．２６１．２７１を含む場合（図３）、その出力２８２′、２８４′、２８６′はそれぞれＯＲゲート２５０．２６０．２７０の出力２８２．２８４．２８６の相補論理電圧レベルを出力する。

コンパレーター５０．８０．１１０．１４０．１７０．２００又は２３０がその出力２２．２４に中間論理電圧レベルを出力し、１つのＯＲゲート２５０．２６０又は２７０の出力２８２．２８４又は２８６も０述したような）あいまいな論理電圧レベルを示す場合には、あいまいな論理電圧レベルを示す前記１つのＯＲゲート２５０．２６０又は２７０の相補論理電圧信号を出力するＯＲゲート２５１．２６１又は２７１の出力２８２′、２８４′又は２８６′もまたその出力２８２′、２８４′又は２８６′においてあいまいな論理電圧レベルを示す。これら２つのＯＲゲート出力における出力型レベルの差を測定することにより、全論理電圧レベル範囲が復元される。なぜなら両電圧レベルは互いにほぼ等しく、従って、あいまい論理電圧レベルを排除するからである。それに続く論理段はあいまい論理電圧レベルに関連する比較的低い入力駆動電圧レベルが供給されると動作速度を落とさねばならないようなタイプであるから、クロック速度を高めることができる。

図４において、第１バイポーラ−ＮＰＮ　トランジスター３０２又は第２バイボラ−ＮＰＮトランジスター３０４を介して電流が引き込まれる場合、入力２６又は入力２８が低論理電圧レベルであり、出力３０における電圧レベルが電源回路３１４における電圧レベルから抵抗器３０６での電圧降下分を差し引いたレベルに等しければ、２人力ＡＮＤゲート３００の出力３０は低論理電圧しＯベルとなる。出力３０が抵抗器３０６を介して電圧回路３１４に供給される電圧によって引き上げられるのは、入力２６も入力２８も共に高論理電圧レベルである時に限られる。即ち、第１バイポーラ−ＮＰＮＩ−ランシスター３０２るからである。

図５に示すエミッター・フォロア構成では、ＯＲゲート３２２の出力２８２は入力２７２．２７４又は２７６に供給される最高電圧レベルをフォローする。

以上において好ましい実施例について本発明を説明したが、当業者には明らかなように、発明の思想及び範囲を逸脱することなく形式及び細部に種々の変更を加えることができる。

〃り国際調査報告

Claims

【特許請求の範囲】

１．振幅を表示できるように信号を供給できるシステム入力を有する信号振幅表示システムであって、それぞれが一次出力及び相補出力を有すると共に基準入力及び信号入力を有し、前記信号入力が前記システム入力と電気的に接続し、前記信号入力に現れる信号値が前記基準入力における基準値よりも充分大きければ前記一次及び相補出力において第１組の論理値を出力するが前記信号入力に現れる信号値が前記基準値より小さければ第１組とは反対の第２組論理値を出力し、前記基準入力を、単調に設定された基準値シーケンスに配列された１組の基準供給源のうちの対応の基準供給源と電気的に接続して配列した複数のコンパレーターと；それぞれが第１及び第２入力及び１つの出力を有し、それぞれが前記複数のコンパレーターのそれぞれと対応し、前記第１入力が対応の前記コンパレーターの前記一次出力と電気的に接続し、前記第２入力が前記シーケンスにおける隣接コンパレーターの前記相補出力と電気的に接続する第１の複数論理ゲートと；それぞれが第１及び第２入力及び１つの出力を有し、それぞれが前記複数のコンパレーターのそれぞれと対応し、前記第１入力が前記シーケンス的おける対応のコンパレーターの一方の側のコンパレーターの前記一次出力と電気的に接続し、前記第２入力が前記シーケンス的おける対応の前記コンパレーターの反対側のコンパレーターの前記相補出力と電気的に接続する第２の複数論理ゲートと；前記第１及び第２の複数論理ゲートの前記出力と接続する複数の入力を有すると共に複数の出力を有し、前記第１及び第２の複数論理ゲートの出力に現れる論理状態に基づいて前記システム入力に現れる信号の振幅を表す信号を前記出力から出力するデコーダー手段とからなる信号振幅表示システム。
２．前記第１及び第２の複数論理ゲートのそれぞれがＡＮＤ論理ゲートであることを特徴とする請求の範囲第１項に記載のシステム。
３．前記基準供給源が直列接続された複数の抵抗器における１対の抵抗器の接続部によって形成され、前記直列接続された複数の抵抗器が第１及び第２電源を電気的に接続するためのものであることを特徴とする請求の範囲第１項に記載のシステム。
４．前記デコーダー手段が複数のＯＲ論理ゲートからなり、該ＯＲ論理ゲートのそれぞれが１つの出力と、前記第１及び第２の複数論理ゲートの前記出力のうちの所定の出力が電気的に接続する複数の入力を有し、前記ＯＲ論理ゲート出力がそれぞれ前記デコーダー手段の前記複数の出力の１つであることを特徴とする請求の範囲第１項に記載のシステム。
５．前記デコーダー手段の前記出力に現われる前記信号がデジット論理信号であり、前記デジット論理信号が数を形成する各桁の数字を表わすことを特徴とする請求の範囲第１項に記載のシステム。
６．前記デコーダー手段の前記出力がそれぞれ第１論理状態及びその相補論理状態を出力する一次デコーダー出力と相補デコーダー出力とから対を形成することを特徴とする請求の範囲る１項に記載のシステム。
７．前記デジット論理信号が複数の情報ビットからなり、それぞれのビットが２進情報の数字を表わすことができ、２進情報の数字を表わす前記ビットのうちの単一ビットの変化がシーケンス中の先行又は後続の数を表わすことを特徴とする請求の範囲第５項に記載のシステム。
８．前記ＯＲ論理ゲートの複数入力のそれぞれが前記複数コンパレーター、前記第１の複数論理ゲート又は前記第２の複数詮珪ゲートの前記出力のたかだか１つと接続することを特徴とする請求の範囲第４項に記載のシステム。
９．アナログ信号をデジタル信号に変換するための並列Ａ／Ｄコンバーターであって、アナログ信号を一連の基準信号と比較して、それぞれが前記アナログ信号が前記一連の基準信号の１つよりも大きいことを示す第１信号、前記アナログ信号が前記一連の基準信号の１つよりも小さいことを示す第２信号、又は前記アナログ信号と前記一連の基準信号の１つとの関係が不明確であることを示す不明確信号である一連の出力信号を形成し、前記一連の出力信号のたかだか１つが不明確信号であり得る、複数の順次配列されたコンパレーター手段と；前記一連のコンパレーター出力信号を処理して、不明確信号をも含めて第１出力信弓列を形成する第１デコーダー手段と；前記一連のコンパレーター出力信号を処理して、不明確信号を含まない第２出力信号列を形成する第２デコーダー手段と；前記第１及び第２出力信号列を受信して、アナログ信号を表わす複数ビットのデジタル信号を形成し、前記第１出力信号列中の不明確信号の影響をたかだか前記デジタル信号中の１ビットに制限する第３デコーダー手段からなることを特徴とする並列Ａ／Ｄコンバーター。
１０．前記複数の順次配列されたコンパレーター手段が前記基準信号列を形成する手段を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
１１．前記基準信号列を形成する手段が分圧手段を含むことを特徴とする請求の範囲第１０項に記載の並列Ａ／Ｄコンバーター。
１２．前記分圧手段が直列接続された複数の抵抗器を含むことを特徴とする請求の範囲第１１項に記載の並列Ａ／Ｄコンバーター。
１３．前記基準信号列が単調な基準信号列であることを特徴とする請求の範囲第１０項に記載の並列Ａ／Ｄコンバーター。
１４．前記複数コンパレーターのそれぞれが一次出力及び相補出力を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
１５．前記コンパレーター出力信号列が前記第１出力信号列中に不明確信号が存在しなけれぼ１つの連続的な前記第１信号列及び１つの連続的な前記第２信号列を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
１６．前記第１及び第２デコーダー手段が前記第１及び第２出力信号列中のいずれか１つの信号と前記コンパレーター出力信号列中の信号との間にたかだか１つのゲート手段を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
１７．前記第１デコーダー手段が複数のゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前記第１入力が第１コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信し、前記第２入力が前記第１コンパレーター手段に隣接する第２コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
１８．前記複数のゲート手段がＡＮＤゲート手段を含むことを特徴とする請求の範囲第１７項に記載の並列Ａ／Ｄコンバーター。
１９．前記複数ゲート手段がそれぞれ前記第１出力信号列中のたかだか１つの信号を前記第３デコーダー手段に供給することを特徴とする請求の範囲第１７項に記載の並列Ａ／Ｄコンバーター。
２０．前記第２デコーダー手段が複数のゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前妃第１入力が第１コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信し、前記第２入力が前記第コンパレーター手段から少なくとも１つの中間コンパレーター手段を挟んで離れた第２コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンパレーター。
２１．前記複数のゲート手段がＡＮＤゲート手段を含むことを特徴とする請求の範囲第２０項に記載の並列Ａ／Ｄコンバーター。
２２．前記第１デコーダー手段が温度計デコーダーであり、前記温度計デコーダーが温度計コード出力を形成し、前記コンパレーター出力信号列中に不明確信号がなければ前記第１出力信号列中のたかだか１個の信号が第１信号であることを特徴とする請求の範囲第９項的記載の並列Ａ／Ｄコンバーター。
２３．前記温度計デコーダーが複数のゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前記第１入力が第１コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信し、前記第２入力が前記第１コンパレーター手段に隣接する第２コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第２２項に記載の並列Ａ／Ｄコンバーター。
２４．前記複数のゲート手段がＡＮＤゲート手段を含むことを特徴とする請求の範囲第２３項に記載の並列Ａ／Ｄコンバーター。
２５．前記第２デコーダー手段が温度計デコーダーであり、前記温度計デコーダーが温度計コード出力を形成し、前記コンパレーター出力信号列中に不明確信号がなけれぼ前記第１出力信号列中のたかだか１個の信号が第１信号であることを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
２６．前記温度計デコーダーが複数のゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前記第１入力が第１コンパレーターから前記コンパレーター出力信号列中の１つの信号を受信し、前記第１入力が前記第１コンパレーターから少なくとも１つの中間コンパレーター手段を挟んで離れた第２コンパレーター手段から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第２５項に記載の並列Ａ／Ｄコンバーター。
２７．前記複数の順次配列されたコンパレーター手段がそれぞれ前記コンパレーター出力信号列の一部を出力する一次出力及び相補出力を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
２８．前記第１デコーダー手段が第１の複数ゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前記第１入力が第１コンパレーター手段の一次出力から前記コンパレーター出力信号列中の１つの信号を受信し、前記第２入力が前記第１コンパレーター手段に隣接する第２コンパレーター手段の相補出力から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第２７項に記載の並列Ａ／Ｄコンバーター。
２９．前記第２デコーダー手段が第２の複数ゲート手段を含み、それぞれのゲート手段が第１入力及び第２入力を含み、前記第１入力が第１コンパレーター手段の一次出力から前記コンパレーター出力信号列中の１つの信号を受信し、前記第１入力が前記第１コンパレーター手段から少なくとも１つの中間のコンパレーター手段を挟んで離れた第２コンパレーター手段の相補出力から前記コンパレーター出力信号列中の１つの信号を受信することを特徴とする請求の範囲第２８項に記載の並列Ａ／Ｄコンバーター。
３０．前記第１及び第２の複数ゲート手段がＡＮＤゲート手段を含むことを特徴とする請求の範囲第２９項に記載の並列Ａ／Ｄコンバーター。
３１．前記デジタル信号がグレイ・コード信号であることを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
３２．前記不明確信号の影響を受ける前記デジタル信号中の前記１つのビットが前記グレイ・コード中の最下位ビットであることを特徴とする請求の範囲第３１項に記載の並列Ａ／Ｄコンバーター。
３３．前記第２デコーダー手段がＯＲゲートを含むことを特徴と検る請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
３４．前記第２デコーダー手段が前記デジタル信号の補数を出力する手段を含むことを特徴とする請求の範囲第９項に記載の並列Ａ／Ｄコンバーター。
３５．アナログ信号をデジタル信号に並列変換する方法であって、アナログ信号を基準信号列と比較して、前記アナログ信号が前記基準信号列の第１部分列よりも大きいことを示す第１の信号の第１連続部分列及び前記アナログ信号が前記基準信号列の第２部分列よりも小さいことを示す第２の信号の第２連続部分列を含み、且つ前記第２連続部分列の第１信号に隣接する前記第１連続部分列の信号が第１信号ではなく不明確信号である可能性もある、比較信号列を形成し；順次比較によって得られた前記比較信号列を第１番目にデコードすることにより、不明確信号を含む可能性がある第１温度計コードを形成し；１つ置きの比較によって得られた前記比較信号列を第２番目にデコードすることにより、不明確信号を含まない第２温度計コードを形成し；前記第１及び第２温度計コードを第３番目にデコードすることにより、アナログ信号を表わすグレイ・コード・デジタル信号を形成すると共に、前記第１温度計コード中に不明確信号が存在してもその影響を前記グレイ・コード・デジタル信号中の１ビットに制限するステップからなることを特徴とする方法。
３６．アナログ信号を基準信号列と比較する前記ステップが単一のクロック・サイクル中に行われることを特徴とする請求の範囲第３５項に記載の方法。
３７．前記第１及び第２デコーディング・ステップがほぼ同時に行われることを特徴とする請求の範囲第３５項に記載の方法。
３８．前記制をステップにおいて前記１ビットを前記グレイ・コード・デジタル信号中の最下位ビットに制をすることを特徴とする請求の範囲第３５項に記載の方法。エラー・リミティングＡ／Ｄコンバーター開示の摘要一連のコンパレーターを有し、２組の論理ゲートの入力をコンパレーターの所定の一次及び相補出力に電気的に接続してなる並列Ａ／Ｄコンバーター。