JPH0376017B2 - - Google Patents
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- Publication number
- JPH0376017B2 JPH0376017B2 JP56111867A JP11186781A JPH0376017B2 JP H0376017 B2 JPH0376017 B2 JP H0376017B2 JP 56111867 A JP56111867 A JP 56111867A JP 11186781 A JP11186781 A JP 11186781A JP H0376017 B2 JPH0376017 B2 JP H0376017B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- single crystal
- semiconductor region
- silicon
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に絶縁基板
面上の分離された非単結晶半導体領域をエネルギ
線の照射により単結晶化する方法に関す。
面上の分離された非単結晶半導体領域をエネルギ
線の照射により単結晶化する方法に関す。
表面が絶縁物よりなる基板上に島状に分離され
た半導体素子を形成するSOI（Silicon on
Insulating Substrate）構造の半導体装置の製造
工程において、絶縁基板面上の非単結晶シリコン
すなわち多結晶シリコン或いは非結晶シリコンに
より形成された島状に分離された薄膜状半導体領
域を単結晶化する熱処理を実施する場合に、特に
対策を講じない限り、各半導体領域の端部がその
中央部分に比較して低温となり、再結晶化は周辺
部分より始まるために多結晶となり易く、単結晶
化の目的を達成するためには各半導体領域の中央
附近の一個所に温度の最低点を設けて、再結晶化
をこの位置より開始させることが必要とされてい
る。
た半導体素子を形成するSOI（Silicon on
Insulating Substrate）構造の半導体装置の製造
工程において、絶縁基板面上の非単結晶シリコン
すなわち多結晶シリコン或いは非結晶シリコンに
より形成された島状に分離された薄膜状半導体領
域を単結晶化する熱処理を実施する場合に、特に
対策を講じない限り、各半導体領域の端部がその
中央部分に比較して低温となり、再結晶化は周辺
部分より始まるために多結晶となり易く、単結晶
化の目的を達成するためには各半導体領域の中央
附近の一個所に温度の最低点を設けて、再結晶化
をこの位置より開始させることが必要とされてい
る。
本発明は、前記の単結晶化のためのエネルギ線
すなわち波動或いは粒子ビーム照射による熱処理
において、再結晶化を一個所より開始せしめる具
体的でかつ確実な方法を得ることを目的とする。
すなわち波動或いは粒子ビーム照射による熱処理
において、再結晶化を一個所より開始せしめる具
体的でかつ確実な方法を得ることを目的とする。
本発明は、非単結晶半導体領域の一部分と基板
下面との間の熱抵抗を、非単結晶半導体領域の他
の部分と基板下面との間の熱抵抗より小ならしめ
て、エネルギ線の照射後結晶化温度に最初に到達
する位置を各半導体領域内に、通常は中央附近に
設定することにより達成される。
下面との間の熱抵抗を、非単結晶半導体領域の他
の部分と基板下面との間の熱抵抗より小ならしめ
て、エネルギ線の照射後結晶化温度に最初に到達
する位置を各半導体領域内に、通常は中央附近に
設定することにより達成される。
以下本発明を実施例により図面を用いて詳細に
説明する。第１図ａ及びｂは第一の実施例を示す
平面図及び断面図である。本実施例においてはシ
リコン基板１の表面に二酸化シリコン（SiO2）
よりなる絶縁膜２を熱酸化法により形成するにあ
たり、予め基板１上に窒化シリコン（Si3N4）等
よりなるマスクを配設することにより、各半導体
領域形成位置に一個所づつ、2μｍ×2μｍ程度の
面積を有する酸化を阻止された部分３を設けて厚
さ約1μｍの二酸化シリコン膜を形成し、次いで
前記マスクを除去して更に酸化を行ない、先の酸
化を阻止された部分３において厚さ50nｍの二酸
化シリコン膜４を形成した。これが本発明の特徴
とする絶縁基板の一例である。なお二酸化シリコ
ン膜４に代えて、窒素シリコン膜等を形成しても
よい。
説明する。第１図ａ及びｂは第一の実施例を示す
平面図及び断面図である。本実施例においてはシ
リコン基板１の表面に二酸化シリコン（SiO2）
よりなる絶縁膜２を熱酸化法により形成するにあ
たり、予め基板１上に窒化シリコン（Si3N4）等
よりなるマスクを配設することにより、各半導体
領域形成位置に一個所づつ、2μｍ×2μｍ程度の
面積を有する酸化を阻止された部分３を設けて厚
さ約1μｍの二酸化シリコン膜を形成し、次いで
前記マスクを除去して更に酸化を行ない、先の酸
化を阻止された部分３において厚さ50nｍの二酸
化シリコン膜４を形成した。これが本発明の特徴
とする絶縁基板の一例である。なお二酸化シリコ
ン膜４に代えて、窒素シリコン膜等を形成しても
よい。
以上の如き絶縁基板上に化学蒸着法等により非
単結晶シリコン層を厚さ約400nｍに形成し、島
状に分離された非単結晶シリコン領域５を形成す
べき部分に窒化シリコンよりなるマスクを用いて
熱酸化処理を行なう。この熱酸化処理は隣接する
領域との中間の部分の非単結晶シリコン層が完全
に酸化されるまで行ない、分離された非単結晶シ
リコン領域５を形成する。
単結晶シリコン層を厚さ約400nｍに形成し、島
状に分離された非単結晶シリコン領域５を形成す
べき部分に窒化シリコンよりなるマスクを用いて
熱酸化処理を行なう。この熱酸化処理は隣接する
領域との中間の部分の非単結晶シリコン層が完全
に酸化されるまで行ない、分離された非単結晶シ
リコン領域５を形成する。
この基板をレーザ光等の波動或いは電子その他
の粒子ビームを照射することにより加熱して非単
結晶シリコン領域５を融解温度以上とし、主とし
て基板側より冷却する。このとき、非単結晶シリ
コン領域５より基板１への熱伝導は二酸化シリコ
ン膜２及び４を介して行なわれるが、二酸化シリ
コンの熱比抵抗はシリコンに比較して大略10倍程
度であるために、二酸化シリコン膜厚の薄い第一
の酸化を阻止された部分３に対応する位置が非単
結晶シリコン領域５内で最も低温となり、この位
置が最初に再結晶温度に到達して再結晶化はこの
位置より始まり次第に周囲に拡がるために単結晶
を得る。
の粒子ビームを照射することにより加熱して非単
結晶シリコン領域５を融解温度以上とし、主とし
て基板側より冷却する。このとき、非単結晶シリ
コン領域５より基板１への熱伝導は二酸化シリコ
ン膜２及び４を介して行なわれるが、二酸化シリ
コンの熱比抵抗はシリコンに比較して大略10倍程
度であるために、二酸化シリコン膜厚の薄い第一
の酸化を阻止された部分３に対応する位置が非単
結晶シリコン領域５内で最も低温となり、この位
置が最初に再結晶温度に到達して再結晶化はこの
位置より始まり次第に周囲に拡がるために単結晶
を得る。
以上の如く形成された島状に分離された単結晶
シリコン領域が配設された基板面上にＮ−MOS
電界効果トランジスタ（Ｎ−MOS FET）を形
成した実施例を第１図ｃ及びｄに示す。第１図ｃ
は平面図であつて、ゲート電極６、ソース領域
７、ドレイン領域８、及びゲート電極６への配線
９、ソース領域７への配線１０、ドレイン領域８
への配線１１及び各配線のコンタクトのための層
間絶縁膜の開口及び第一の酸化を阻止された部分
３のみを示し、第１図ｄは第１図ｃのＡ−Ａ断面
図である。
シリコン領域が配設された基板面上にＮ−MOS
電界効果トランジスタ（Ｎ−MOS FET）を形
成した実施例を第１図ｃ及びｄに示す。第１図ｃ
は平面図であつて、ゲート電極６、ソース領域
７、ドレイン領域８、及びゲート電極６への配線
９、ソース領域７への配線１０、ドレイン領域８
への配線１１及び各配線のコンタクトのための層
間絶縁膜の開口及び第一の酸化を阻止された部分
３のみを示し、第１図ｄは第１図ｃのＡ−Ａ断面
図である。
第１図ａ乃至ｄに示した実施例においては第一
の酸化を阻止された部分３はＮ−MOSFETのソ
ース領域７の下に位置したが、半導体素子の形成
に際して、絶縁膜の薄い第一の酸化を阻止された
部分３の直上を避けることも可能である。即ち第
２図ａに示す如く、第１図ｂに示した第一の実施
例と同様に基板２１の表面に絶縁膜２２及び絶縁
膜の薄い部分２３を形成後、非単結晶シリコン層
を形成し、パターニングを行つて島状に分離され
た非単結晶シリコン領域を得、次いでレーザ光等
の波動或いは電子その他の粒子ビームを照射する
ことにより加熱して非単結晶シリコン領域融解
し、これを冷却するとき絶縁膜の薄い部分２３の
効果により単結晶シリコン領域２４を得る。この
単結晶シリコン領域２４の上面の絶縁膜の薄い部
分２３の真上を避けた適当な部分に窒化シリコン
等によるマスク２５を形成して熱酸化することに
より、前記単結晶シリコン領域２４のうち、絶縁
膜の薄い部分２３を含むマスク２５の被覆しない
部分は酸化され、新たな単結晶シリコン領域２６
を得る。或いは、前記マスク２５に代つてホトリ
ソグラフイ用マスク２５′を形成し、絶縁膜の薄
い部分２３の真上部等を選択的に除去して新たな
単結晶シリコン領域を得る。
の酸化を阻止された部分３はＮ−MOSFETのソ
ース領域７の下に位置したが、半導体素子の形成
に際して、絶縁膜の薄い第一の酸化を阻止された
部分３の直上を避けることも可能である。即ち第
２図ａに示す如く、第１図ｂに示した第一の実施
例と同様に基板２１の表面に絶縁膜２２及び絶縁
膜の薄い部分２３を形成後、非単結晶シリコン層
を形成し、パターニングを行つて島状に分離され
た非単結晶シリコン領域を得、次いでレーザ光等
の波動或いは電子その他の粒子ビームを照射する
ことにより加熱して非単結晶シリコン領域融解
し、これを冷却するとき絶縁膜の薄い部分２３の
効果により単結晶シリコン領域２４を得る。この
単結晶シリコン領域２４の上面の絶縁膜の薄い部
分２３の真上を避けた適当な部分に窒化シリコン
等によるマスク２５を形成して熱酸化することに
より、前記単結晶シリコン領域２４のうち、絶縁
膜の薄い部分２３を含むマスク２５の被覆しない
部分は酸化され、新たな単結晶シリコン領域２６
を得る。或いは、前記マスク２５に代つてホトリ
ソグラフイ用マスク２５′を形成し、絶縁膜の薄
い部分２３の真上部等を選択的に除去して新たな
単結晶シリコン領域を得る。
以上の実施例においては、基板をシリコン、基
板上の絶縁膜を二酸化シリコンとしたが、基板及
び絶縁膜を形成する物質は前記例に限定されるも
のではなく、基板を形成する物質の熱化抵抗が絶
縁膜を形成する物質の熱比抵抗より小となる組合
せを選択し、単結晶化する領域のうち、再結晶化
を開始した11点の下部において絶縁膜を薄くすれ
ばよい。
板上の絶縁膜を二酸化シリコンとしたが、基板及
び絶縁膜を形成する物質は前記例に限定されるも
のではなく、基板を形成する物質の熱化抵抗が絶
縁膜を形成する物質の熱比抵抗より小となる組合
せを選択し、単結晶化する領域のうち、再結晶化
を開始した11点の下部において絶縁膜を薄くすれ
ばよい。
更に熱抵抗の小なる部分を形成する他の方法と
しては、基板より熱比抵抗が小である物質、例え
ばモリブデン（Mo）による点状パターンをシリ
コン基板上に配設し、しかる後に化学蒸着法等に
より絶縁膜を形成すれば、点状パターンが埋設さ
れた位置は熱抵抗が低くなる。
しては、基板より熱比抵抗が小である物質、例え
ばモリブデン（Mo）による点状パターンをシリ
コン基板上に配設し、しかる後に化学蒸着法等に
より絶縁膜を形成すれば、点状パターンが埋設さ
れた位置は熱抵抗が低くなる。
また、基板が半導体、例えばシリコンよりなり
その比抵抗が20ohm−cmであるとき、放熱路を配
設する位置のみに選択的に多量のイオン注入を行
ない、例えば砒素イオン（As+）濃度を４×
1021／cm3程度とする。このとき電気抵抗とともに
この位置の熱抵抗もイオン注入しない領域に比較
して相対的に低下する。
その比抵抗が20ohm−cmであるとき、放熱路を配
設する位置のみに選択的に多量のイオン注入を行
ない、例えば砒素イオン（As+）濃度を４×
1021／cm3程度とする。このとき電気抵抗とともに
この位置の熱抵抗もイオン注入しない領域に比較
して相対的に低下する。
本発明は以上説明した如く、SOI構造の半導体
装置の製造工程において、絶縁基板上の非単結晶
シリコンにより形成された半導体領域をエネルギ
線すなわち波動或いは粒子ビーム照射により加熱
融解し再結晶せしめて単結晶化するに際し、半導
体領域の一部分と基板下面との間の熱抵抗を、半
導体領域の他の部分と基板下面との間の熱抵抗よ
り小とすることにより、半導体領域内に設定され
た一点が最初に再結晶温度に到達してこの点より
再結晶化が開始されることにより単結晶化を確実
ならしめる効果を有する。
装置の製造工程において、絶縁基板上の非単結晶
シリコンにより形成された半導体領域をエネルギ
線すなわち波動或いは粒子ビーム照射により加熱
融解し再結晶せしめて単結晶化するに際し、半導
体領域の一部分と基板下面との間の熱抵抗を、半
導体領域の他の部分と基板下面との間の熱抵抗よ
り小とすることにより、半導体領域内に設定され
た一点が最初に再結晶温度に到達してこの点より
再結晶化が開始されることにより単結晶化を確実
ならしめる効果を有する。
第１図ａ及びｃは本発明の実施例を示す要部平
面図、第１図ｂ及びｄはそれぞれ第１図ａ或いは
ｃに対応する断面図であり、第２図ａ及びｂは他
の実施例を示す断面図である。 図において、１は基板、２は絶縁膜、３は第一
の酸化を阻止された部分、４は絶縁膜、５はシリ
コン領域、６はゲート電極、７はソース領域、８
はドレイン領域、９は配線、１０は配線、１１は
配線、２１は基板、２２は絶縁膜、２３は絶縁膜
の薄い部分、２４はシリコン領域、２５はマス
ク、２６はシリコン領域を示す。
面図、第１図ｂ及びｄはそれぞれ第１図ａ或いは
ｃに対応する断面図であり、第２図ａ及びｂは他
の実施例を示す断面図である。 図において、１は基板、２は絶縁膜、３は第一
の酸化を阻止された部分、４は絶縁膜、５はシリ
コン領域、６はゲート電極、７はソース領域、８
はドレイン領域、９は配線、１０は配線、１１は
配線、２１は基板、２２は絶縁膜、２３は絶縁膜
の薄い部分、２４はシリコン領域、２５はマス
ク、２６はシリコン領域を示す。
Claims (1)
- １ 基板上に形成された絶縁膜上に島状の非単結
晶半導体領域を配設し、エネルギ線の照射により
該非単結晶半導体領域を単結晶半導体領域に変換
し、該単結晶半導体領域に半導体素子を形成する
半導体装置の製造方法において、１個の該非単結
晶半導体領域の周縁から離隔した単一部分と該基
板下面との間の熱抵抗を、該非単結晶半導体領域
の他の部分と該基板下面との間の熱抵抗より小な
らしめて、該エネルギ線照射を行い、該単一部分
において最初に再結晶化を開始せしめることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111867A JPS5814525A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111867A JPS5814525A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814525A JPS5814525A (ja) | 1983-01-27 |
| JPH0376017B2 true JPH0376017B2 (ja) | 1991-12-04 |
Family
ID=14572149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111867A Granted JPS5814525A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12376308B2 (en) | 2022-03-23 | 2025-07-29 | Kioxia Corporation | Semiconductor memory device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147425A (ja) * | 1983-02-10 | 1984-08-23 | Seiko Instr & Electronics Ltd | 半導体結晶膜の形成方法 |
| JPS6017911A (ja) * | 1983-07-11 | 1985-01-29 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60210833A (ja) * | 1984-04-05 | 1985-10-23 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0656014B2 (ja) * | 1984-09-22 | 1994-07-27 | 輝夫 小井 | 基礎杭の築造方法 |
-
1981
- 1981-07-17 JP JP56111867A patent/JPS5814525A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| APPL PHYS LETT * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12376308B2 (en) | 2022-03-23 | 2025-07-29 | Kioxia Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814525A (ja) | 1983-01-27 |
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