JPH0450926U - - Google Patents
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- Publication number
- JPH0450926U JPH0450926U JP9352290U JP9352290U JPH0450926U JP H0450926 U JPH0450926 U JP H0450926U JP 9352290 U JP9352290 U JP 9352290U JP 9352290 U JP9352290 U JP 9352290U JP H0450926 U JPH0450926 U JP H0450926U
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- inverter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Description
第１図は本考案の実施例を示すフリツプフロツ
プ回路図、第２図は本考案のフリツプフロツプ回
路の動作説明図、第３図は従来のフリツプフロツ
プ回路図である。 １……第１の２入力ＮＯＲ回路、２……第２の
２入力ＮＯＲ回路、３……第１のインバータ回路
、４……第２のインバータ回路。
プ回路図、第２図は本考案のフリツプフロツプ回
路の動作説明図、第３図は従来のフリツプフロツ
プ回路図である。 １……第１の２入力ＮＯＲ回路、２……第２の
２入力ＮＯＲ回路、３……第１のインバータ回路
、４……第２のインバータ回路。
Claims (1)
- 【実用新案登録請求の範囲】 第１の入力端子に第１の２入力ＮＯＲ回路１の
第１入力Ａを接続し、第２の入力端子に第２の２
入力ＮＯＲ回路２の第２入力Ｄを接続し、前記第
１の２入力ＮＯＲ回路１の出力Ｑを前記第２の２
入力ＮＯＲ回路２の第１入力Ｃに接続し、前記第
２の２入力ＮＯＲ回路２の出力を前記第１の２
入力ＮＯＲ回路１の第２入力Ｂに接続したフリツ
プフロツプ回路において、 前記第１の２入力ＮＯＲ回路１の出力Ｑを第１
のインバータ回路３に、前記第２の２入力ＮＯＲ
回路２の出力を第２のインバータ回路４にそれ
ぞれ接続するとともに、前記第１及び第２のイン
バータ回路３，４の立ち下がり遅延時間を立ち上
がり遅延時間に比較して短くしたことを特徴とす
るフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352290U JPH0450926U (ja) | 1990-09-07 | 1990-09-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352290U JPH0450926U (ja) | 1990-09-07 | 1990-09-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0450926U true JPH0450926U (ja) | 1992-04-28 |
Family
ID=31830808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352290U Pending JPH0450926U (ja) | 1990-09-07 | 1990-09-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0450926U (ja) |
-
1990
- 1990-09-07 JP JP9352290U patent/JPH0450926U/ja active Pending
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