JPH0451096B2 - - Google Patents
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- Publication number
- JPH0451096B2 JPH0451096B2 JP58020677A JP2067783A JPH0451096B2 JP H0451096 B2 JPH0451096 B2 JP H0451096B2 JP 58020677 A JP58020677 A JP 58020677A JP 2067783 A JP2067783 A JP 2067783A JP H0451096 B2 JPH0451096 B2 JP H0451096B2
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- JP
- Japan
- Prior art keywords
- output
- level
- circuit
- transistors
- operational amplifier
- Prior art date
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- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
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- Logic Circuits (AREA)
Description
産業上の利用分野
本発明はハイレベル、ロウレベルおよびそれら
の中間レベルの各出力を選択的に得ることが可能
な三値出力回路に関する。 従来例の構成とその問題点 従来の三値出力回路は、第１図に示されるよう
に、２個の縦続MOSトランジスタの中間点を出
力端子とし、一方のMOSトランジスタT1にパル
ス信号CL1、他方のMOSトランジスタT2にパル
ス信号CL2を加え、それぞれのパルス信号に対応
させて、出力端子V0にハイレベル、ロウレベル
の各出力を得、さらに、中間レベルは両トランジ
スタT1，T2を導通させて、それらの抵抗で決定
される中間の電位を出力端子V0に出現させるも
のである。 第１図示の回路では、中間レベル出力状態でそ
れぞれの出力トランジスタT1，T2を流れる負荷
出力電流I1，I2が変化すると、その電流値によつ
て、中間レベルの電位が変化するという難点があ
る。しかも、この変化を小さく抑えるには、両ト
ランジスタT1，T2に対して、負荷出力電流I1，I2
にくらべて相当大きな貫通電流を生じるような回
路構成にしなければならないため、消費電力の増
大が避けられなかつた。さらに、充分な雑音余裕
度をもたせるには、負荷出力電流I1，I2自体も大
きく設定する必要があり、この面からもますま
す、消費電力を大きくする結果になつていた。 発明の目的 本発明は上述のような従来装置の問題点を解消
するもので、とくに、中間レベルの出力状態にお
いて、出力レベルの変動をなくし、負荷出力電流
も充分大きく、雑音余裕度が高く、加えて消費電
力が小さいという高性能の三値出力回路を提供す
るものである。 発明の構成 本発明は、要約するに、第１の制御信号により
出力端子をハイレベルに設定する第１の出力トラ
ンジスタと、第２の制御信号により出力端子をロ
ウレベルに設定する第２の出力トランジスタと、
基準の入力信号により出力端子を中間レベルに設
定するCMOSオペアンプとをそなえ、前記
CMOSオペアンプの一対の出力MOSトランジス
タにそれぞれ同形のスイツチング用MOSトラン
ジスタを縦続し、前記両スイツチング用MOSト
ランジスタを選択的に駆動する構成を有する三値
出力回路である。この回路構成によれば、中間レ
ベルの出力状態が前記第１および第２の両出力ト
ランジスタ遮断の状態で、CMOSオペアンプの
動作状態のみで選択され、安定かつ低消費電力の
動作状態が実現される。 実施例の説明 第２図は、本発明実施例の回路図である。この
回路図中、点線で囲む回路構成部Ｇは通常の
CMOSオペアンプ回路であり、Q1〜Q7がＰチヤ
ネルMOSトランジスタ、Q8〜Q14がＮチヤネル
MOSトランジスタ、C0がコンデンサである。本
実施例回路では、このCMOSオペアンプ回路の
一対の出力トランジスタQ7，Q8に対して、それ
ぞれ、同形のMOSトランジスタT3およびT4を縦
続し、さらに、出力端子V0に対して、ハイレベ
ルを設定する第１の出力用ＰチヤネルMOSトラ
ンジスタT5とロウレベルを設定する第２の出力
用ＮチヤネルMOSトランジスタT6とをそなえて
いる。CMOSオペアンプ回路の一対の入力端子
はVA，VBであり、一方の入力端子VAには基準信
号VRが与えられ、他方の入力端子VBは出力端子
Voに接続されている。この回構成では制御信号
のCL1〜CL4はパルス信号であり、出力状態のハ
イレベル、中間レベルおよびロウレベルの各レベ
ルを制御する。また、I3およびI4は中間レベル出
力時の出力電流を示す。 第２図回路構成の動作を説明する。第１表は、
各出力レベルにおける制御信号CL3〜CL6の信号
状態と、トランジスタT3〜T6の動作状態とを関
連付けて示したもので、表中、Ｈは制御信号のハ
イレベル値、Ｌは同ロウレベル値の状態を示し、
ONは導通、OFFは遮断の各状態をあらわす。
の中間レベルの各出力を選択的に得ることが可能
な三値出力回路に関する。 従来例の構成とその問題点 従来の三値出力回路は、第１図に示されるよう
に、２個の縦続MOSトランジスタの中間点を出
力端子とし、一方のMOSトランジスタT1にパル
ス信号CL1、他方のMOSトランジスタT2にパル
ス信号CL2を加え、それぞれのパルス信号に対応
させて、出力端子V0にハイレベル、ロウレベル
の各出力を得、さらに、中間レベルは両トランジ
スタT1，T2を導通させて、それらの抵抗で決定
される中間の電位を出力端子V0に出現させるも
のである。 第１図示の回路では、中間レベル出力状態でそ
れぞれの出力トランジスタT1，T2を流れる負荷
出力電流I1，I2が変化すると、その電流値によつ
て、中間レベルの電位が変化するという難点があ
る。しかも、この変化を小さく抑えるには、両ト
ランジスタT1，T2に対して、負荷出力電流I1，I2
にくらべて相当大きな貫通電流を生じるような回
路構成にしなければならないため、消費電力の増
大が避けられなかつた。さらに、充分な雑音余裕
度をもたせるには、負荷出力電流I1，I2自体も大
きく設定する必要があり、この面からもますま
す、消費電力を大きくする結果になつていた。 発明の目的 本発明は上述のような従来装置の問題点を解消
するもので、とくに、中間レベルの出力状態にお
いて、出力レベルの変動をなくし、負荷出力電流
も充分大きく、雑音余裕度が高く、加えて消費電
力が小さいという高性能の三値出力回路を提供す
るものである。 発明の構成 本発明は、要約するに、第１の制御信号により
出力端子をハイレベルに設定する第１の出力トラ
ンジスタと、第２の制御信号により出力端子をロ
ウレベルに設定する第２の出力トランジスタと、
基準の入力信号により出力端子を中間レベルに設
定するCMOSオペアンプとをそなえ、前記
CMOSオペアンプの一対の出力MOSトランジス
タにそれぞれ同形のスイツチング用MOSトラン
ジスタを縦続し、前記両スイツチング用MOSト
ランジスタを選択的に駆動する構成を有する三値
出力回路である。この回路構成によれば、中間レ
ベルの出力状態が前記第１および第２の両出力ト
ランジスタ遮断の状態で、CMOSオペアンプの
動作状態のみで選択され、安定かつ低消費電力の
動作状態が実現される。 実施例の説明 第２図は、本発明実施例の回路図である。この
回路図中、点線で囲む回路構成部Ｇは通常の
CMOSオペアンプ回路であり、Q1〜Q7がＰチヤ
ネルMOSトランジスタ、Q8〜Q14がＮチヤネル
MOSトランジスタ、C0がコンデンサである。本
実施例回路では、このCMOSオペアンプ回路の
一対の出力トランジスタQ7，Q8に対して、それ
ぞれ、同形のMOSトランジスタT3およびT4を縦
続し、さらに、出力端子V0に対して、ハイレベ
ルを設定する第１の出力用ＰチヤネルMOSトラ
ンジスタT5とロウレベルを設定する第２の出力
用ＮチヤネルMOSトランジスタT6とをそなえて
いる。CMOSオペアンプ回路の一対の入力端子
はVA，VBであり、一方の入力端子VAには基準信
号VRが与えられ、他方の入力端子VBは出力端子
Voに接続されている。この回構成では制御信号
のCL1〜CL4はパルス信号であり、出力状態のハ
イレベル、中間レベルおよびロウレベルの各レベ
ルを制御する。また、I3およびI4は中間レベル出
力時の出力電流を示す。 第２図回路構成の動作を説明する。第１表は、
各出力レベルにおける制御信号CL3〜CL6の信号
状態と、トランジスタT3〜T6の動作状態とを関
連付けて示したもので、表中、Ｈは制御信号のハ
イレベル値、Ｌは同ロウレベル値の状態を示し、
ONは導通、OFFは遮断の各状態をあらわす。
【表】
第１表に示されるように、出力端子V0をハイ
レベルにするにはトランジスタT5を導通状態に
なし、他のトランジスタT3，T4，T6を遮断状態
にする。また、出力端子V0をロウレベルにする
にはトランジスタT6を導通状態になし、他のト
ランジスタT3，T4，T5を遮断状態にする。さら
に、出力端子V0を中間レベルにするには、トラ
ンジスタT3およびT4を導通状態になし、トラン
ジスタT5およびT6を遮断状態にする。 第３図は第２図中のCMOSオペアンプ回路の
模式図であり、中間レベルの出力時の動作状態に
対応させて示している。すなわち、このオペアン
プ回路構成は負帰還回路構成になつており、出力
レベルは、出力電流I4，I4にかかわらず、基準信
号VRと同じレベルに保たれ、したがつて、中間
レベルが変化することはない。また、オペアンプ
回路構成で雑音余裕度を高くするためには、その
一対の出力トランジスタQ7，Q8の寸法を変える
ことにより、出力電流I3，I4の最大値を自由に設
定でき、大きくすることができる。 さて、第２図の回路構成では、I3＝I4＝０、つ
まり、負荷出力電流が零のとき、トランジスタ
T3，Q7，Q8およびT4を通じて流れる貫通電流は
最大になるが、そのときでさえ、最大出力電流に
比べて大きな貫通電流が流れない構成になつてい
る。一方、ハイレベルとロウレベルにおいては、
第２図のトランジスタT5，T6の各トランジスタ
寸法を大きくすることにより、所望の出力電流に
自由に設定でき、また、その両トランジスタT5，
T6を貫通する電流はほとんど零に等しい。 以上のように、本実施例回路によれば、
CMOSオペアンプ回路構成を併用することによ
り、低消費電力、高雑音余裕度の三値出力回路が
実現可能である。 第４図は、中間レベルを入力の基準信号を可変
にすることによつて任意に設定することの可能な
回路構成を概略的に示す。すなわち、第４図の装
置は、第２図示の実施例回路をＨで表わし、その
基準信号端子VAに、たとえば、抵抗分圧器Ｎか
らの各段の電位を選択的に切り換えて入力するこ
とにより、出力電圧V0を選択的に設定すること
が可能であり、これによれば、ハイレベル、ロウ
レベルのほかに、中間レベルとして、多値の出力
レベルを選択設定できる。 発明の効果 本発明によれば、ハイレベル、ロウレベルの出
力を選択的に設定し得る出力トランジスタととも
に、中間レベルの出力設定にCMOSオペアンプ
回路を用い、かつ、同CMOSオペアンプの出力
トランジスタに対して貫通電流を制限し得る回路
構成をなしたことにより、中間出力レベルの不
変、低消費電力および高雑音余裕度の性能が実現
され、その実用的効果は真に大である。
レベルにするにはトランジスタT5を導通状態に
なし、他のトランジスタT3，T4，T6を遮断状態
にする。また、出力端子V0をロウレベルにする
にはトランジスタT6を導通状態になし、他のト
ランジスタT3，T4，T5を遮断状態にする。さら
に、出力端子V0を中間レベルにするには、トラ
ンジスタT3およびT4を導通状態になし、トラン
ジスタT5およびT6を遮断状態にする。 第３図は第２図中のCMOSオペアンプ回路の
模式図であり、中間レベルの出力時の動作状態に
対応させて示している。すなわち、このオペアン
プ回路構成は負帰還回路構成になつており、出力
レベルは、出力電流I4，I4にかかわらず、基準信
号VRと同じレベルに保たれ、したがつて、中間
レベルが変化することはない。また、オペアンプ
回路構成で雑音余裕度を高くするためには、その
一対の出力トランジスタQ7，Q8の寸法を変える
ことにより、出力電流I3，I4の最大値を自由に設
定でき、大きくすることができる。 さて、第２図の回路構成では、I3＝I4＝０、つ
まり、負荷出力電流が零のとき、トランジスタ
T3，Q7，Q8およびT4を通じて流れる貫通電流は
最大になるが、そのときでさえ、最大出力電流に
比べて大きな貫通電流が流れない構成になつてい
る。一方、ハイレベルとロウレベルにおいては、
第２図のトランジスタT5，T6の各トランジスタ
寸法を大きくすることにより、所望の出力電流に
自由に設定でき、また、その両トランジスタT5，
T6を貫通する電流はほとんど零に等しい。 以上のように、本実施例回路によれば、
CMOSオペアンプ回路構成を併用することによ
り、低消費電力、高雑音余裕度の三値出力回路が
実現可能である。 第４図は、中間レベルを入力の基準信号を可変
にすることによつて任意に設定することの可能な
回路構成を概略的に示す。すなわち、第４図の装
置は、第２図示の実施例回路をＨで表わし、その
基準信号端子VAに、たとえば、抵抗分圧器Ｎか
らの各段の電位を選択的に切り換えて入力するこ
とにより、出力電圧V0を選択的に設定すること
が可能であり、これによれば、ハイレベル、ロウ
レベルのほかに、中間レベルとして、多値の出力
レベルを選択設定できる。 発明の効果 本発明によれば、ハイレベル、ロウレベルの出
力を選択的に設定し得る出力トランジスタととも
に、中間レベルの出力設定にCMOSオペアンプ
回路を用い、かつ、同CMOSオペアンプの出力
トランジスタに対して貫通電流を制限し得る回路
構成をなしたことにより、中間出力レベルの不
変、低消費電力および高雑音余裕度の性能が実現
され、その実用的効果は真に大である。
第１図は従来例回路の構成図、第２図は本発明
実施例の回路構成図、第３図は本発明実施例回路
に用いるCMOSオペアンプ回路の模式図、第４
図は本発明の機能拡大をはかる応用例回路構成図
である。 T1，T2……MOSトランジスタ、T3，T5……
ＰチヤネルMOSトランジスタ、T4，T6……Ｎチ
ヤネルMOSトランジスタ、Q1〜Q7……Ｐチヤネ
ルMOSトランジスタ、Q8〜Q14……Ｎチヤネル
MOSトランジスタ、C0……コンデンサ、VA，VB
……入力端子、V0……出力端子、Ｇ……CMOS
オペアンプ回路、Ｈ……（実施例）三値出力回路
ブロツク、Ｎ……分圧器。
実施例の回路構成図、第３図は本発明実施例回路
に用いるCMOSオペアンプ回路の模式図、第４
図は本発明の機能拡大をはかる応用例回路構成図
である。 T1，T2……MOSトランジスタ、T3，T5……
ＰチヤネルMOSトランジスタ、T4，T6……Ｎチ
ヤネルMOSトランジスタ、Q1〜Q7……Ｐチヤネ
ルMOSトランジスタ、Q8〜Q14……Ｎチヤネル
MOSトランジスタ、C0……コンデンサ、VA，VB
……入力端子、V0……出力端子、Ｇ……CMOS
オペアンプ回路、Ｈ……（実施例）三値出力回路
ブロツク、Ｎ……分圧器。
Claims (1)
- １ 第１の制御信号により出力端子をハイレベル
に設定する第１の出力トランジスタと、第２の制
御信号により出力端子をロウレベルに設定する第
２の出力トランジスタと、基準の入力信号により
出力端子を中間レベルに設定するCMOSオペア
ンプとをそなえ、前記CMOSオペアンプの一対
の出力MOSトランジスタにそれぞれ同形のスイ
ツチング用MOSトランジスタを縦続し、前記両
スイツチング用MOSトランジスタを選択的に駆
動する構成を有する三値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020677A JPS59147543A (ja) | 1983-02-10 | 1983-02-10 | 三値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020677A JPS59147543A (ja) | 1983-02-10 | 1983-02-10 | 三値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147543A JPS59147543A (ja) | 1984-08-23 |
| JPH0451096B2 true JPH0451096B2 (ja) | 1992-08-18 |
Family
ID=12033813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020677A Granted JPS59147543A (ja) | 1983-02-10 | 1983-02-10 | 三値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147543A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442616A (ja) * | 1990-06-08 | 1992-02-13 | Rohm Co Ltd | ３値出力回路 |
-
1983
- 1983-02-10 JP JP58020677A patent/JPS59147543A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59147543A (ja) | 1984-08-23 |
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