JPH0451555A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0451555A JPH0451555A JP2160846A JP16084690A JPH0451555A JP H0451555 A JPH0451555 A JP H0451555A JP 2160846 A JP2160846 A JP 2160846A JP 16084690 A JP16084690 A JP 16084690A JP H0451555 A JPH0451555 A JP H0451555A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体集積回路に関し、特に、その入力部に
、入力信号に応じてその電流経路を切換えるカレント・
モードで動作する論理回路を含む半導体集積回路に関す
る。
、入力信号に応じてその電流経路を切換えるカレント・
モードで動作する論理回路を含む半導体集積回路に関す
る。
［従来の技術］
半導体集積回路は、一般に、与えられた入力信号に対し
所定の論理演算を実行する論理回路を含む。このような
半導体集積回路は、構成要素として用いられるトランジ
スタにより、バイポーラ集積回路、ＭＯＳ（絶縁ゲート
型）集積回路、ＢｉＣＭＯ８集積回路（バイポーラトラ
ンジスタとｐチャネルＭＯ８）ランジスタとｎチャネル
ＭＯＳトランジスタが混在する集積回路）に大きく分類
される。
所定の論理演算を実行する論理回路を含む。このような
半導体集積回路は、構成要素として用いられるトランジ
スタにより、バイポーラ集積回路、ＭＯＳ（絶縁ゲート
型）集積回路、ＢｉＣＭＯ８集積回路（バイポーラトラ
ンジスタとｐチャネルＭＯ８）ランジスタとｎチャネル
ＭＯＳトランジスタが混在する集積回路）に大きく分類
される。
また、この半導体集積回路は、“１”および“０”の論
理レベルを与える電位レベルにより、ＴＴＬ論理回路、
ＥＣＬ論理回路、およびＭｏｓ論理回路に分類される。
理レベルを与える電位レベルにより、ＴＴＬ論理回路、
ＥＣＬ論理回路、およびＭｏｓ論理回路に分類される。
ＴＴＬ論理回路は、ＴＴＬレベルで動作する回路であり
、その入力“Ｌ”レベルは０．８Ｖ程度、Ｈ″は２．０
Ｖ程度である。ＥＣＬ論理回路は、入力“Ｌ”レベルが
−１，７Ｖ、”Ｈ″レベル一〇、９Ｖである。ＭＯ８論
理回路はＭＯ３レベルで動作する論理回路であり、入力
“Ｌ”が２．ＯＶ、 “Ｈ“が４． ０Ｖ程度である
。以下の説明においては、半導体集積回路としてはＥＣ
Ｌレベルで動作する論理回路を含む半導体集積回路につ
いて説明するが、その入力部に、入力信号に応じて電流
経路を切換えるカレント・スイッチ回路を有する半導体
集積回路であればどのようなタイプの半導体集積回路で
あってもよい。
、その入力“Ｌ”レベルは０．８Ｖ程度、Ｈ″は２．０
Ｖ程度である。ＥＣＬ論理回路は、入力“Ｌ”レベルが
−１，７Ｖ、”Ｈ″レベル一〇、９Ｖである。ＭＯ８論
理回路はＭＯ３レベルで動作する論理回路であり、入力
“Ｌ”が２．ＯＶ、 “Ｈ“が４． ０Ｖ程度である
。以下の説明においては、半導体集積回路としてはＥＣ
Ｌレベルで動作する論理回路を含む半導体集積回路につ
いて説明するが、その入力部に、入力信号に応じて電流
経路を切換えるカレント・スイッチ回路を有する半導体
集積回路であればどのようなタイプの半導体集積回路で
あってもよい。
第１４図は従来の、ＥＣＬレベルの信号で動作する半導
体集積回路のチップ・レイアウトの一例を示す図である
、ここで、第１４図においては半導体集積回路の一例と
して内部機能回路としてランダム・アクセス・メモリを
有するＥＣＬ−ＲＡＭが示される。
体集積回路のチップ・レイアウトの一例を示す図である
、ここで、第１４図においては半導体集積回路の一例と
して内部機能回路としてランダム・アクセス・メモリを
有するＥＣＬ−ＲＡＭが示される。
第１４図において、ＲＡＭチップ１００の中央部に情報
を記憶するメモリ・セル・アレイ１が配置される。この
メモリ・セル・アレイ１は、図示しないが、行列状に配
置される複数のメモリセルを備える。ＲＡＭチップ１０
０の入出力信号はＥＣＬレベルである。
を記憶するメモリ・セル・アレイ１が配置される。この
メモリ・セル・アレイ１は、図示しないが、行列状に配
置される複数のメモリセルを備える。ＲＡＭチップ１０
０の入出力信号はＥＣＬレベルである。
ＲＡＭチップ１００の外周にそって、ＥＣＬしベルの入
力信号を受ける複数の入力信号パッド９と、入力信号パ
ッド９各々に対応して設けられる入力バッファ回路１０
とが配置される。入力バッファ回路１０は対応の入力信
号パッドからの信号を受け、バッファ処理を行なって内
部入力信号を生成する。この入力バッファ回路１０の具
体的構成については後述する。
力信号を受ける複数の入力信号パッド９と、入力信号パ
ッド９各々に対応して設けられる入力バッファ回路１０
とが配置される。入力バッファ回路１０は対応の入力信
号パッドからの信号を受け、バッファ処理を行なって内
部入力信号を生成する。この入力バッファ回路１０の具
体的構成については後述する。
ＲＡＭチップ１００にはさらに、ＥＣＬ−ＲＡＭに動作
電源電圧を供給するために、第１の電源電圧ｖＣＣを受
ける第１の電源パッド（以下、単にｖＣＣパッドと称す
）２と、第２の電源電圧ＶＥＥを受ける第２の電源パッ
ド（以下、単にＶＥＥパッドと称す）３が設けられる。
電源電圧を供給するために、第１の電源電圧ｖＣＣを受
ける第１の電源パッド（以下、単にｖＣＣパッドと称す
）２と、第２の電源電圧ＶＥＥを受ける第２の電源パッ
ド（以下、単にＶＥＥパッドと称す）３が設けられる。
ＲＡＭチップ１００の外周にそって、内部ｖＣＣ電源配
線４が配設される。内部ｖＣＣ電源配線４は、ｖＣＣパ
ッド２と各入力バッファ回路１０とを接続し、ｖＣＣパ
ッド２へ与えられた第１の電源電圧■ＣＣを各入力バッ
ファ回路１０へ供給する。
線４が配設される。内部ｖＣＣ電源配線４は、ｖＣＣパ
ッド２と各入力バッファ回路１０とを接続し、ｖＣＣパ
ッド２へ与えられた第１の電源電圧■ＣＣを各入力バッ
ファ回路１０へ供給する。
ｖＣＣパッド２に近接して、所定の電位レベルの参照電
位ＶＢＢＩを発生する参照電位発生回路１］が設けられ
る。参照電位発生回路１１で発生された参照電位ＶＢＢ
Ｉは、参照電位ＶＢＢＩ配線（以下、単にＶＢＢＩ配線
と称す）８を介して各入力バッファ回路１０へ伝達され
る。
位ＶＢＢＩを発生する参照電位発生回路１］が設けられ
る。参照電位発生回路１１で発生された参照電位ＶＢＢ
Ｉは、参照電位ＶＢＢＩ配線（以下、単にＶＢＢＩ配線
と称す）８を介して各入力バッファ回路１０へ伝達され
る。
各入力バッファ回路１０へは、第２の電源電圧ＶＥＥを
供給するためにＶＥＥパッド３からの内部ＶＥＥ配線１
２が接続されるが、この第１４図においては図面を簡略
化するためにその一部のみが示される。
供給するためにＶＥＥパッド３からの内部ＶＥＥ配線１
２が接続されるが、この第１４図においては図面を簡略
化するためにその一部のみが示される。
また、ＲＡＭチップ１００には、入力バッファ回路１０
からの信号に応答して、メモリ・セル・アレイ１内の特
定のアドレスを選択するアドレスデコーダ、メモリセル
アレイ１へのデータの書込を行なうデータ書込回路およ
びメモリセルアレイ１からデータを読出すデータ続出回
路、ならびに読出回路からのデータをＲＡＭチップ１０
０外部へ出力するための回路などの周辺回路が設けられ
るが、これらは図面を簡略化するためにまた省略されて
いる。
からの信号に応答して、メモリ・セル・アレイ１内の特
定のアドレスを選択するアドレスデコーダ、メモリセル
アレイ１へのデータの書込を行なうデータ書込回路およ
びメモリセルアレイ１からデータを読出すデータ続出回
路、ならびに読出回路からのデータをＲＡＭチップ１０
０外部へ出力するための回路などの周辺回路が設けられ
るが、これらは図面を簡略化するためにまた省略されて
いる。
参照電位発生回路１１で発生された参照電位ＶＢＢＩは
、各入力バッファ回路１０において入力論理しきい値と
して用いられる。入力信号パッド９を介して各入力バッ
ファ回路１０へ与えられた入力信号は、参照電位ＶＢＢ
Ｉを論理しきい値としてバッファ処理される。
、各入力バッファ回路１０において入力論理しきい値と
して用いられる。入力信号パッド９を介して各入力バッ
ファ回路１０へ与えられた入力信号は、参照電位ＶＢＢ
Ｉを論理しきい値としてバッファ処理される。
ＥＣＬレベルの信号を扱う半導体集積回路においては、
ｖＣＣパッド２へ与えられる第１の電源電圧ｖＣＣは接
地電位（Ｏｖ）であり、ＶＥＥパッド３へ与えられる第
２の電源電圧ＶＥＥは−４゜５ｖまたは−５，２ｖであ
る。
ｖＣＣパッド２へ与えられる第１の電源電圧ｖＣＣは接
地電位（Ｏｖ）であり、ＶＥＥパッド３へ与えられる第
２の電源電圧ＶＥＥは−４゜５ｖまたは−５，２ｖであ
る。
第１５図は参照電位発生回路１１の構成の一例を示す図
である。第１５図において、参照電位発生回路１１は、
内部ｖＣＣ配線４からの電源電位ｖＣＣから第１の参照
電位ＶＢＢＯを発生する第１の参照電位発生回路（以下
、単にＶＢＢＯ発生回路と称す）５と、ＶＢＢＯ発生回
路５からの第１の参照電位ＶＢＢＯを受けて第２の参照
電位ＶＢＢＩを発生する第２の参照電位発生回路（以下
、単にＶＢＢＩ発生回路と称す）６とを含む。
である。第１５図において、参照電位発生回路１１は、
内部ｖＣＣ配線４からの電源電位ｖＣＣから第１の参照
電位ＶＢＢＯを発生する第１の参照電位発生回路（以下
、単にＶＢＢＯ発生回路と称す）５と、ＶＢＢＯ発生回
路５からの第１の参照電位ＶＢＢＯを受けて第２の参照
電位ＶＢＢＩを発生する第２の参照電位発生回路（以下
、単にＶＢＢＩ発生回路と称す）６とを含む。
ＶＢＢＯ発生回路５は、内部ｖＣＣ配線４にその一方端
が接続され、その他方端が内部出力ノードＮＩＯに接続
される抵抗２０１と、出力ノードＮＩＯと内部ＶＥＥ配
線１２との間に設けられる定電流源３０１とから構成さ
れる。
が接続され、その他方端が内部出力ノードＮＩＯに接続
される抵抗２０１と、出力ノードＮＩＯと内部ＶＥＥ配
線１２との間に設けられる定電流源３０１とから構成さ
れる。
ＶＢＢＩ発生回路６は、ＶＢＢＯ発生回路５からの第１
の参照電位ＶＢＢＯをレベルシフトして出力するｎｐｎ
バイポーラトランジスタ１０２と、バイポーラトランジ
スタ１０２に定電流を供給する定電流源３０３とを含む
。バイポーラトランジスタ１０２はそのベースがＶＢＢ
Ｏ発生回路５の出力ノードＮＩＯに接続され、そのコレ
クタが内部ｖＣＣ配線４に接続され、かつそのエミッタ
が定電流源３０３および内部配線８に接続される。
の参照電位ＶＢＢＯをレベルシフトして出力するｎｐｎ
バイポーラトランジスタ１０２と、バイポーラトランジ
スタ１０２に定電流を供給する定電流源３０３とを含む
。バイポーラトランジスタ１０２はそのベースがＶＢＢ
Ｏ発生回路５の出力ノードＮＩＯに接続され、そのコレ
クタが内部ｖＣＣ配線４に接続され、かつそのエミッタ
が定電流源３０３および内部配線８に接続される。
定電流源３０３は、バイポーラトランジスタ１０２のエ
ミッタと内部ＶＥＥ配線１２との間に設けられる。次に
動作について説明する。
ミッタと内部ＶＥＥ配線１２との間に設けられる。次に
動作について説明する。
ＥＣＬ回路においては、高速動作性のためバイポーラト
ランジスタは不飽和領域で動作する。定電流源３０１お
よび３０３の構成については後に説明するが、第２の電
源電位ＶＥＥが変動しても常に一定の電流を供給するよ
うに構成されている。
ランジスタは不飽和領域で動作する。定電流源３０１お
よび３０３の構成については後に説明するが、第２の電
源電位ＶＥＥが変動しても常に一定の電流を供給するよ
うに構成されている。
ＶＢＢＯ発生回路５は、抵抗２０１の一端のノードＮＩ
Ｏから第１の参照電位ＶＢＢＯを出力する。
Ｏから第１の参照電位ＶＢＢＯを出力する。
定電流源３０゛１が図の矢印方向に供給する電流を１３
０１とし、抵抗２０１の抵抗値をＲ２０１とし、かつ内
部ｖＣＣ配線４の電位を■（４）とすると、内部出力ノ
ードＮＩＯの電位すなわち第１の参照電位ＶＢＢＯは、 ＶＢＢＯ＝Ｖ （４）−Ｉ２Ｏ３−Ｒ２０１となる。
０１とし、抵抗２０１の抵抗値をＲ２０１とし、かつ内
部ｖＣＣ配線４の電位を■（４）とすると、内部出力ノ
ードＮＩＯの電位すなわち第１の参照電位ＶＢＢＯは、 ＶＢＢＯ＝Ｖ （４）−Ｉ２Ｏ３−Ｒ２０１となる。
ｖＣＣパッド２から参照電位発生回路１１までの内部ｖ
ＣＣ配線４による電圧降下をΔ■４とすると、 Ｖ （４）＝ＶＣＣ−４Ｖ４ となる。ｖｃｃ＝ｏであるから、 ＶＢＢＯ＝−Ｉ２Ｏ３−Ｒ２１０−４Ｖ４・ （１）が
得られる。バイポーラトランジスタ１０２には定電流源
３０３により一定のエミッタ電流が供給される。バイポ
ーラトランジスタ１０２はエミッタフォロア態様で動作
し、そのベースに与えられた第１の参照電位ＶＢＢＯを
そのベース−エミッタ間電圧ＶＢＥ （０，８Ｖ程度）
だけ低下させ内部配線８上へ伝達する。したがって、バ
イポーラトランジスタ１０２のエミッタ電位すなわち第
２の参照電位ＶＢＢＩは、 ＶＢＢ１＝ＶＢＢＯ−ＶＢＥ −Ｉ３０１−Ｒ２０１−ΔＶ４−ＶＢＥとなる。この第
２の参照電位ＶＢＢＩが各入力バッファ回路１０の論理
しきい値を決定する電圧として用いられる。
ＣＣ配線４による電圧降下をΔ■４とすると、 Ｖ （４）＝ＶＣＣ−４Ｖ４ となる。ｖｃｃ＝ｏであるから、 ＶＢＢＯ＝−Ｉ２Ｏ３−Ｒ２１０−４Ｖ４・ （１）が
得られる。バイポーラトランジスタ１０２には定電流源
３０３により一定のエミッタ電流が供給される。バイポ
ーラトランジスタ１０２はエミッタフォロア態様で動作
し、そのベースに与えられた第１の参照電位ＶＢＢＯを
そのベース−エミッタ間電圧ＶＢＥ （０，８Ｖ程度）
だけ低下させ内部配線８上へ伝達する。したがって、バ
イポーラトランジスタ１０２のエミッタ電位すなわち第
２の参照電位ＶＢＢＩは、 ＶＢＢ１＝ＶＢＢＯ−ＶＢＥ −Ｉ３０１−Ｒ２０１−ΔＶ４−ＶＢＥとなる。この第
２の参照電位ＶＢＢＩが各入力バッファ回路１０の論理
しきい値を決定する電圧として用いられる。
第１６図は入力バッファ回路１０の構成の一例を示す図
である。第１６図において、入力バッファ回路１０は、
入力信号パッド９へ与えられた入力信号をレベルシフト
するためのｎｐｎバイポーラトランジスタ１０３と、バ
イポーラトランジスタ１０３のエミッタ電位と第２の参
照電位ＶＢＢ１の大小関係によりその電流経路を切換え
るためのｎｐｎバイポーラトランジスタ１０４および１
０５と、バイポーラトランジスタ１０４および１０５へ
一定の電流を供給するための定電流源３０５と、バイポ
ーラトランジスタ１０４および１０５により形成された
電流信号を電圧信号に変換する抵抗２０３および２０４
を含む。
である。第１６図において、入力バッファ回路１０は、
入力信号パッド９へ与えられた入力信号をレベルシフト
するためのｎｐｎバイポーラトランジスタ１０３と、バ
イポーラトランジスタ１０３のエミッタ電位と第２の参
照電位ＶＢＢ１の大小関係によりその電流経路を切換え
るためのｎｐｎバイポーラトランジスタ１０４および１
０５と、バイポーラトランジスタ１０４および１０５へ
一定の電流を供給するための定電流源３０５と、バイポ
ーラトランジスタ１０４および１０５により形成された
電流信号を電圧信号に変換する抵抗２０３および２０４
を含む。
バイポーラトランジスタ１０３は、そのコレクタが内部
ｖＣＣ配線４に接続され、そのエミッタがバイポーラト
ランジスタ１０４のベースおよび定電流源３０４に接続
され、そのベースが入力信号パッド９に接続される。
ｖＣＣ配線４に接続され、そのエミッタがバイポーラト
ランジスタ１０４のベースおよび定電流源３０４に接続
され、そのベースが入力信号パッド９に接続される。
バイポーラトランジスタ１０４および１０５は、そのエ
ミッタが共通に定電流源３０５に接続される。バイポー
ラトランジスタ１０４のコレクタは抵抗１０４を介して
内部ＶＣＣ配線４に接続され、バイポーラトランジスタ
１０５のコレクタは抵抗２０４を介して内部■ＣＣ配線
４に接続される。
ミッタが共通に定電流源３０５に接続される。バイポー
ラトランジスタ１０４のコレクタは抵抗１０４を介して
内部ＶＣＣ配線４に接続され、バイポーラトランジスタ
１０５のコレクタは抵抗２０４を介して内部■ＣＣ配線
４に接続される。
バイポーラトランジスタ１０５のベースは内部ＶＢＢＩ
配線８に接続される。バイポーラトランジスタ１０４お
よび１０５のコレクタから内部入力信号ＮＡおよびＡが
それぞれ出力される。
配線８に接続される。バイポーラトランジスタ１０４お
よび１０５のコレクタから内部入力信号ＮＡおよびＡが
それぞれ出力される。
この内部入力信号Ａ、ＮＡは、メモリセルアレイ１の周
辺回路であるアドレス選択回路、書込回路、または続出
回路などへ与えられる。
辺回路であるアドレス選択回路、書込回路、または続出
回路などへ与えられる。
定電流源３０４および３０５は内部ＶＥＥ配線１２にそ
の他端が接続され、この内部ＶＥＥ配線１２を介して電
流が供給される。次に動作について説明する。
の他端が接続され、この内部ＶＥＥ配線１２を介して電
流が供給される。次に動作について説明する。
入力信号パッド９に、ハイレベルＶＩＨの信号が与えら
れた場合を考える。このハイレベルの信号ＶＩＨは、バ
イポーラトランジスタ１０３によりそのベース−エミッ
タ電圧ＶＢＥだけレベルシフトされた後、バイポーラト
ランジスタ１０４のベースへ伝達される。ＥＣＬ回路に
おいては、エミッタが共通に結合されたバイポーラトラ
ンジスタのうちそのベース電位が最も高いトランジスタ
（ｎｐｎバイポーラトランジスタの場合）にのみほとん
どの電流が流れ、残りのバイポーラトランジスタにはほ
とんど電流は流れない。このそれぞれの状態を“オン”
状態および“オフ”状態と以下の説明では称す。
れた場合を考える。このハイレベルの信号ＶＩＨは、バ
イポーラトランジスタ１０３によりそのベース−エミッ
タ電圧ＶＢＥだけレベルシフトされた後、バイポーラト
ランジスタ１０４のベースへ伝達される。ＥＣＬ回路に
おいては、エミッタが共通に結合されたバイポーラトラ
ンジスタのうちそのベース電位が最も高いトランジスタ
（ｎｐｎバイポーラトランジスタの場合）にのみほとん
どの電流が流れ、残りのバイポーラトランジスタにはほ
とんど電流は流れない。このそれぞれの状態を“オン”
状態および“オフ”状態と以下の説明では称す。
バイポーラトランジスタ１０４のベース電位はＶＩＨ−
ＶＢＥｌ一方、バイポーラトランジスタ１０５のベース
電位はｖ（８）である。ここで、Ｖ （８）＝ＶＢＢ１
−４Ｖ８であり、Δｖ８は内部配線８による電位降下量
を示す。トランジスタ１０４のベース電位がトランジス
タ１０５のベース電位よりも高ければトランジスタ１０
４が“オン”状態となり、抵抗２０３、トランジスタ１
０４および定電流源３０５の経路に電流が流れ、方、抵
抗２０４には電流はほとんど流れない。このため、トラ
ンジスタ１０４のコレクタ電位はハイレベル、トランジ
スタ１０５のコレクタ電位はローレベルとなり、相補内
部信号ＮＡ、Ａが発生される。
ＶＢＥｌ一方、バイポーラトランジスタ１０５のベース
電位はｖ（８）である。ここで、Ｖ （８）＝ＶＢＢ１
−４Ｖ８であり、Δｖ８は内部配線８による電位降下量
を示す。トランジスタ１０４のベース電位がトランジス
タ１０５のベース電位よりも高ければトランジスタ１０
４が“オン”状態となり、抵抗２０３、トランジスタ１
０４および定電流源３０５の経路に電流が流れ、方、抵
抗２０４には電流はほとんど流れない。このため、トラ
ンジスタ１０４のコレクタ電位はハイレベル、トランジ
スタ１０５のコレクタ電位はローレベルとなり、相補内
部信号ＮＡ、Ａが発生される。
入力信号パッド９の信号電位がローレベルＶＩＬの場合
、バイポーラトランジスタ１０４のベース電位ＧｉＶＩ
Ｌ−ＶＢＥとなる。（ＶＩＬ−ＶＢＥ）がｖ（８）より
小さければ、トランジスタ１０４が“オフ”状態、トラ
ンジスタ１０５が“オン”状態となる。これによりトラ
ンジスタ１０４のコレクタ電位がハイレベル、かつトラ
ンジスタ１０５のコレクタ電位がローレベルとなる。こ
れにより、内部信号ＮＡがハイレベル、内部信号Ａがロ
ーレベルとなる。
、バイポーラトランジスタ１０４のベース電位ＧｉＶＩ
Ｌ−ＶＢＥとなる。（ＶＩＬ−ＶＢＥ）がｖ（８）より
小さければ、トランジスタ１０４が“オフ”状態、トラ
ンジスタ１０５が“オン”状態となる。これによりトラ
ンジスタ１０４のコレクタ電位がハイレベル、かつトラ
ンジスタ１０５のコレクタ電位がローレベルとなる。こ
れにより、内部信号ＮＡがハイレベル、内部信号Ａがロ
ーレベルとなる。
内部入力信号Ａ、ＮＡのレベルが、入力信号パッド９へ
与えられる信号のレベルとトランジスタ１０５のベース
電位ｖ（８）により決定されることは、トランジスタ１
０５のベース電位ｖ（８）が入力バッファ回路１０の論
理しきい値を決定していることを意味する。トランジス
タ１０５のベース電位が ＶＩＬ−ＶＢＥ＜Ｖ （８）＜ＶＩＨ−ＶＢＥ・・・（
３） の関係を満足するとき、入力バッファ回路１０は正常に
動作し、入力信号レベルに応じた内部入力信号Ａ、ＮＡ
を発生する。
与えられる信号のレベルとトランジスタ１０５のベース
電位ｖ（８）により決定されることは、トランジスタ１
０５のベース電位ｖ（８）が入力バッファ回路１０の論
理しきい値を決定していることを意味する。トランジス
タ１０５のベース電位が ＶＩＬ−ＶＢＥ＜Ｖ （８）＜ＶＩＨ−ＶＢＥ・・・（
３） の関係を満足するとき、入力バッファ回路１０は正常に
動作し、入力信号レベルに応じた内部入力信号Ａ、ＮＡ
を発生する。
トランジスタ１０５のベース電位Ｖ（８）が上述の関係
式（３）を満たしていても、 Ｖ （８） −（Ｖ Ｉ Ｌ−ＶＢ Ｅ）＋Ｖ （８）
−（ＶＩＨ−ＶＢＥ） の関係のときには、入力バッファ回路１０のスイッチン
グ速度は入力信号がハイレベルＶＩＨの場合とローレベ
ルＶＩＬの場合とでは異なる。入力バッファ回路１０の
スイッチング速度は遅いほうのスイッチング速度で規定
されるため、入力バッファ回路１０のスイッチング速度
が遅くなり高速応答性が損なわれる。また、入力バッフ
ァ回路１０の動作マージンも、このベース電位ｖ（８）
と入力信号レベルとの差の小さいほうにより決定される
ため、動作マージンもまた小さくなる。トランジスタ１
０５のベース電位ｖ（８）は内部配線８による電圧降下
をΔｖ８とすれば、式（２）％式％ 高速応答性および動作マージンの観点から、トランジス
タ１０５のベース電位ｖ（８）は、トランジスタ１０４
のベース電位のハイレベルとローレベルの中間値、すな
わち、 （（ＶＩＨ−ＶＩ Ｌ）／２） −ＶＢＥ ・ （５
）に設定するのが理想である。
式（３）を満たしていても、 Ｖ （８） −（Ｖ Ｉ Ｌ−ＶＢ Ｅ）＋Ｖ （８）
−（ＶＩＨ−ＶＢＥ） の関係のときには、入力バッファ回路１０のスイッチン
グ速度は入力信号がハイレベルＶＩＨの場合とローレベ
ルＶＩＬの場合とでは異なる。入力バッファ回路１０の
スイッチング速度は遅いほうのスイッチング速度で規定
されるため、入力バッファ回路１０のスイッチング速度
が遅くなり高速応答性が損なわれる。また、入力バッフ
ァ回路１０の動作マージンも、このベース電位ｖ（８）
と入力信号レベルとの差の小さいほうにより決定される
ため、動作マージンもまた小さくなる。トランジスタ１
０５のベース電位ｖ（８）は内部配線８による電圧降下
をΔｖ８とすれば、式（２）％式％ 高速応答性および動作マージンの観点から、トランジス
タ１０５のベース電位ｖ（８）は、トランジスタ１０４
のベース電位のハイレベルとローレベルの中間値、すな
わち、 （（ＶＩＨ−ＶＩ Ｌ）／２） −ＶＢＥ ・ （５
）に設定するのが理想である。
次に、定電流源３０１．３０３〜３０５の構成および動
作について説明する。定電流源としては第１７Ａ図ない
し第１７Ｃ図に示す回路の内のいずれかが用いられる。
作について説明する。定電流源としては第１７Ａ図ない
し第１７Ｃ図に示す回路の内のいずれかが用いられる。
第１７Ａ図に示す定電流源はｎｐｎバイポーラトランジ
スタ４０１と、抵抗４１０とから構成される。バイポー
ラトランジスタ４０１はそのコレクタが電流供給ノード
２０に接続され、そのベースが一定のバイアス電位ＶＣ
８に接続され、そのエミッタが抵抗４１０の一方端に接
続される。抵抗４１０の他方端は内部ＶＥＥ配線１２に
接続される。この電流供給ノード２０が第１５図および
第１６図に示す抵抗またはトランジスタのエミッタに接
続される。電流供給ノード２０へ供給される電流をＩと
すると、電流■は、 Ｉ＝ （１／Ｒ４１０）（Ｖ （１２）−（ＶＣ８−Ｖ
ＢＥ）） ＝ａ −（Ｖ （１２）−ＶＣ８＋ＶＢＥ）＝ａ・ （
ＶＥＥ＋ＡＶ１２＋ＶＢＥ−ＶＯ３）＝ａ−（ＶＤＩＦ
＋ΔＶ １２ ＋ＶＢ Ｅ）−（６）となる。ここでΔ
Ｖ１２は内部ＶＥＥ配線１２における電圧降下量であり
、ａは正の比例定数、Ｒ４１０は抵抗４１０の抵抗値で
ある。この式（６）において一定のバイアス電位ｖＣ８
が第２の内部電源電位ＶＥＥの変動を吸収するように発
生されるが（ＶＤＩＦ＝一定）、この定電流源により発
生される電流は配線による電圧降下ΔＶ１２を無視すれ
ば常に一定である。
スタ４０１と、抵抗４１０とから構成される。バイポー
ラトランジスタ４０１はそのコレクタが電流供給ノード
２０に接続され、そのベースが一定のバイアス電位ＶＣ
８に接続され、そのエミッタが抵抗４１０の一方端に接
続される。抵抗４１０の他方端は内部ＶＥＥ配線１２に
接続される。この電流供給ノード２０が第１５図および
第１６図に示す抵抗またはトランジスタのエミッタに接
続される。電流供給ノード２０へ供給される電流をＩと
すると、電流■は、 Ｉ＝ （１／Ｒ４１０）（Ｖ （１２）−（ＶＣ８−Ｖ
ＢＥ）） ＝ａ −（Ｖ （１２）−ＶＣ８＋ＶＢＥ）＝ａ・ （
ＶＥＥ＋ＡＶ１２＋ＶＢＥ−ＶＯ３）＝ａ−（ＶＤＩＦ
＋ΔＶ １２ ＋ＶＢ Ｅ）−（６）となる。ここでΔ
Ｖ１２は内部ＶＥＥ配線１２における電圧降下量であり
、ａは正の比例定数、Ｒ４１０は抵抗４１０の抵抗値で
ある。この式（６）において一定のバイアス電位ｖＣ８
が第２の内部電源電位ＶＥＥの変動を吸収するように発
生されるが（ＶＤＩＦ＝一定）、この定電流源により発
生される電流は配線による電圧降下ΔＶ１２を無視すれ
ば常に一定である。
第１７Ｂ図に示す定電流源はｎチャネルＭＯＳトランジ
スタ４０２を備える。このＭＯＳ）ランジスタ４０２は
そのゲートに一定のバイアス電位■Ｃ８が与えられ、そ
の一方導通端子が電流供給端子２０に接続され、その他
方導通端子が内部ＶＥＥ配線１２に接続される。ＭＯＳ
トランジスタが三極管領域で動作する場合、そのドレイ
ン電流はゲート−ソース間の電位差の二乗に比例するた
め、この第１７Ｂ図に示す定電流源が電流供給ノード２
０へ供給する電流■は、 １＝Ｋ・ （ＶＤＩＦ＋ΔＶ１２）２ で与えられる。
スタ４０２を備える。このＭＯＳ）ランジスタ４０２は
そのゲートに一定のバイアス電位■Ｃ８が与えられ、そ
の一方導通端子が電流供給端子２０に接続され、その他
方導通端子が内部ＶＥＥ配線１２に接続される。ＭＯＳ
トランジスタが三極管領域で動作する場合、そのドレイ
ン電流はゲート−ソース間の電位差の二乗に比例するた
め、この第１７Ｂ図に示す定電流源が電流供給ノード２
０へ供給する電流■は、 １＝Ｋ・ （ＶＤＩＦ＋ΔＶ１２）２ で与えられる。
第１７Ｃ図に示す定電流源はカレントミラー型定電流回
路であり、ｎｐｎバイポーラトランジスタ４０３および
４０４を含む。バイポーラトランジスタ４０３はそのコ
レクタが抵抗４１１を介してバイアス電位■Ｃ８供給ノ
ードに接続され、そのベースがそのコレクタに接続され
るとともに、トランジスタ４０４のベースに接続され、
そのエミッタが内部ＶＥＥ配線１２に接続される。バイ
ポーラトランジスタ４０４はそのコレクタが電流供給ノ
ード２０に接続され、そのベースがトランジスタ４０３
のベースおよびコレクタに接続されるとともに、そのエ
ミッタが内部ＶＥＥ配線１２に接続される。この定電流
源においては電流供給ノード２０には抵抗Ｒ４１１を流
れる電流と同一の電流が供給される。この電流Ｉは、 Ｉ＝ａφ （ＶＥＥ＋ΔＶ１２＋ＶＢＥ−ＶＯ２）＝ａ
・ （ｖＤＩＦ＋ΔＶ１２＋ｖＢＥ）で与えられる。
路であり、ｎｐｎバイポーラトランジスタ４０３および
４０４を含む。バイポーラトランジスタ４０３はそのコ
レクタが抵抗４１１を介してバイアス電位■Ｃ８供給ノ
ードに接続され、そのベースがそのコレクタに接続され
るとともに、トランジスタ４０４のベースに接続され、
そのエミッタが内部ＶＥＥ配線１２に接続される。バイ
ポーラトランジスタ４０４はそのコレクタが電流供給ノ
ード２０に接続され、そのベースがトランジスタ４０３
のベースおよびコレクタに接続されるとともに、そのエ
ミッタが内部ＶＥＥ配線１２に接続される。この定電流
源においては電流供給ノード２０には抵抗Ｒ４１１を流
れる電流と同一の電流が供給される。この電流Ｉは、 Ｉ＝ａφ （ＶＥＥ＋ΔＶ１２＋ＶＢＥ−ＶＯ２）＝ａ
・ （ｖＤＩＦ＋ΔＶ１２＋ｖＢＥ）で与えられる。
次に定電圧ｖＣ８を発生するための回路の構成および動
作について説明する。
作について説明する。
第１８図は定電圧■Ｃ８を発生する回路の構成の一例を
示す図である。第１８図においてｖＣ８発生回路は、ｎ
ｐｎバイポーラトランジスタＱｌ。
示す図である。第１８図においてｖＣ８発生回路は、ｎ
ｐｎバイポーラトランジスタＱｌ。
Ｑ２．Ｑ３．Ｑ４およびＱ５と、抵抗Ｒ１，Ｒ’２゜Ｒ
３，Ｒ４およびＲ５を含む。
３，Ｒ４およびＲ５を含む。
抵抗Ｒ１は内部ＶＣＣ配線４と内部ノードＮ１２との間
に接続される。ｎｐｎバイポーラトランジスタＱ１はそ
のコレクタが内部ノードＮ１２に接続され、そのベース
が内部ノードＮ１４に接続され、そのエミッタが内部Ｖ
ＥＥ配線１２に接続される。バイポーラトランジスタＱ
２はそのベースが内部ノードＮ１２に接続され、そのコ
レクタが内部ｖＣＣ配線４に接続され、そのエミッタが
抵抗Ｒ２の一方端に接続される。バイポーラトランジス
タＱ３はそのコレクタが内部ノードＮ１４を介して抵抗
Ｒ２の他方端およびバイポーラトランジスタＱ１のベー
スに接続され、そのベースが内部ノードＮ１５に接続さ
れ、そのエミッタが抵抗Ｒ３を介して内部ＶＥＥ配線１
２に接続される。
に接続される。ｎｐｎバイポーラトランジスタＱ１はそ
のコレクタが内部ノードＮ１２に接続され、そのベース
が内部ノードＮ１４に接続され、そのエミッタが内部Ｖ
ＥＥ配線１２に接続される。バイポーラトランジスタＱ
２はそのベースが内部ノードＮ１２に接続され、そのコ
レクタが内部ｖＣＣ配線４に接続され、そのエミッタが
抵抗Ｒ２の一方端に接続される。バイポーラトランジス
タＱ３はそのコレクタが内部ノードＮ１４を介して抵抗
Ｒ２の他方端およびバイポーラトランジスタＱ１のベー
スに接続され、そのベースが内部ノードＮ１５に接続さ
れ、そのエミッタが抵抗Ｒ３を介して内部ＶＥＥ配線１
２に接続される。
バイポーラトランジスタＱ４はそのコレクタが内部■Ｃ
Ｃ配線４に接続され、そのベースが内部ノードＮ１２に
接続され、そのエミッタがＶＣ３出力ノードｖＣ８に接
続される。ここで、出力ノードとそこに供給される電圧
とを同一の参照符号で示している。バイポーラトランジ
スタＱ５はそのコレクタおよびベースが内部ノードＮ１
５に接続され、そのエミッタが内部ＶＥＥ配線１２に接
続される。抵抗Ｒ４は内部出力ノードｖＣ８と内部ノー
ドＮ１５との間に接続される。次に動作について説明す
る。
Ｃ配線４に接続され、そのベースが内部ノードＮ１２に
接続され、そのエミッタがＶＣ３出力ノードｖＣ８に接
続される。ここで、出力ノードとそこに供給される電圧
とを同一の参照符号で示している。バイポーラトランジ
スタＱ５はそのコレクタおよびベースが内部ノードＮ１
５に接続され、そのエミッタが内部ＶＥＥ配線１２に接
続される。抵抗Ｒ４は内部出力ノードｖＣ８と内部ノー
ドＮ１５との間に接続される。次に動作について説明す
る。
このｖＣ８発生回路においては、第２の電源電圧ＶＥＥ
と定電圧ＶＣ８との電位差ＶＣ８−ＶＥＥがこの電源電
圧ＶＣＣおよびＶＥＥの変化によらず常に一定になるよ
うに構成される。ここで、ＶＤＩＦ’ ＝ＶＣ３−ＶＥ
ＥとしてこのｖＤＩＦ′が電源電圧ＶＣＣおよびＶＥＥ
の変化によらず一定となることを式を用いて、以下に説
明する。
と定電圧ＶＣ８との電位差ＶＣ８−ＶＥＥがこの電源電
圧ＶＣＣおよびＶＥＥの変化によらず常に一定になるよ
うに構成される。ここで、ＶＤＩＦ’ ＝ＶＣ３−ＶＥ
ＥとしてこのｖＤＩＦ′が電源電圧ＶＣＣおよびＶＥＥ
の変化によらず一定となることを式を用いて、以下に説
明する。
今バイポーラトランジスタＱ１ないしＱ５のベース−エ
ミッタ間電圧をそれぞれＶＢＥＩ〜ＶＢＥ５でそれぞれ
表す。バイポーラトランジスタＱ１ないしＱ５の電流増
幅率βは十分に大きく、それらのベース電位は無視する
ことができる。抵抗Ｒ１〜Ｒ４を流れる電流を１１〜Ｉ
４とする。
ミッタ間電圧をそれぞれＶＢＥＩ〜ＶＢＥ５でそれぞれ
表す。バイポーラトランジスタＱ１ないしＱ５の電流増
幅率βは十分に大きく、それらのベース電位は無視する
ことができる。抵抗Ｒ１〜Ｒ４を流れる電流を１１〜Ｉ
４とする。
定電圧ＶＣ８と第２の電源電圧ＶＥＥとの電位差はバイ
ポーラトランジスタＱ５のベース−エミッタ間電圧ＶＢ
Ｅ５と抵抗Ｒ４の両端の電位差との和で与えられる。し
たがって、 ＶＤＩＦ’ ＝ＶＣ８−ＶＥＥ ＝ＶＢＥ５＋Ｒ４−Ｉ ４ −（ａ）電源
電圧ｖＣＣとＶＥＥの差は、抵抗Ｒ１の両端の電位差と
バイポーラトランジスタＱ２のベース−エミッタ間電圧
ＶＢＥ２と、抵抗Ｒ２の両端の電位差と、バイポーラト
ランジスタＱ１のベース−エミッタ間電圧ＶＢＥＩの和
で与えられる。
ポーラトランジスタＱ５のベース−エミッタ間電圧ＶＢ
Ｅ５と抵抗Ｒ４の両端の電位差との和で与えられる。し
たがって、 ＶＤＩＦ’ ＝ＶＣ８−ＶＥＥ ＝ＶＢＥ５＋Ｒ４−Ｉ ４ −（ａ）電源
電圧ｖＣＣとＶＥＥの差は、抵抗Ｒ１の両端の電位差と
バイポーラトランジスタＱ２のベース−エミッタ間電圧
ＶＢＥ２と、抵抗Ｒ２の両端の電位差と、バイポーラト
ランジスタＱ１のベース−エミッタ間電圧ＶＢＥＩの和
で与えられる。
したがって、
ＶＣＣ−ＶＥＥ＝Ｒ１−Ｉ １＋ＶＢＥ２＋Ｒ２・１２
＋ＶＢＥ１ ・・・（ｂ）ま
た電源電圧■ＣＣおよびＶＥＥの電位差は抵抗Ｒ１の両
端の電位差とバイポーラトランジスタＱ４のベース−エ
ミッタ間電圧ＶＢＥ４と、抵抗Ｒ４の両端の電位差とバ
イポーラトランジスタＱ５のベース−エミッタ間電圧Ｖ
ＢＥ５の和でも与えられる。したがって、 ＶＣＣ−ＶＥＥ＝Ｒ１−Ｉ １＋ＶＢＥ４＋Ｒ４−Ｉ
４＋ＶＢＥ５ ・ （Ｃ）式（
ｂ）と式（ｃ）とから抵抗Ｒ４の両端の電位差は次式（
ｄ）で与えられる。
＋ＶＢＥ１ ・・・（ｂ）ま
た電源電圧■ＣＣおよびＶＥＥの電位差は抵抗Ｒ１の両
端の電位差とバイポーラトランジスタＱ４のベース−エ
ミッタ間電圧ＶＢＥ４と、抵抗Ｒ４の両端の電位差とバ
イポーラトランジスタＱ５のベース−エミッタ間電圧Ｖ
ＢＥ５の和でも与えられる。したがって、 ＶＣＣ−ＶＥＥ＝Ｒ１−Ｉ １＋ＶＢＥ４＋Ｒ４−Ｉ
４＋ＶＢＥ５ ・ （Ｃ）式（
ｂ）と式（ｃ）とから抵抗Ｒ４の両端の電位差は次式（
ｄ）で与えられる。
Ｒ４・１４＝ＶＢＥ１＋ＶＢＥ２＋Ｒ２φｌ２−ＶＥＥ
４−ＶＥＥ５ ・・・（ｄ）式（ｄ
）を式（ａ）に代入すると、 ＶＤＩＦ’ ＝ＶＢＥ１＋ＶＢＥ２〜ＶＢＥ４＋Ｒ２・
■２ ・・・（ｅ）ここで
バイポーラトランジスタＱ５のペースエミッタ間電圧Ｖ
ＢＥ５は、バイポーラトランジスタ３のベース−エミッ
タ間電圧ＶＢＥ３と抵抗Ｒ３の両端の電位差の和でも与
えられるため、ＶＢＥ５＝ＶＢＥ３＋Ｒ３−Ｉ ３
−（ｆ）バイポーラトランジスタＱ１およびＱ３のベ
ース電流は上述のごとく抵抗Ｒ２およびＲ３をそれぞれ
流れる電流Ｉ２およびＩ３に比べて十分小さく、無視で
きるため、 ｌ２＝１３ ・・・（ｇ）が
得られる。式（ｆ）および式（ｇ）より抵抗Ｒ２の両端
の電位差は、 Ｒ２φ■２＝Ｒ２・■３ ＝ （ＶＥＥ５−ＶＥＥ３）−Ｒ２／Ｒ３−（ｈ）で与
えられる。式（ｈ）を式（ｅ）に代入すると、ＶＤＩＦ
’ ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４＋ （ＶＥＥ５−
ＶＥＥ３） ・Ｒ２／Ｒ３−（ｉ）が得られる。電源
電圧ｖＣＣおよびＶＥＥの変化により各電流地は１１〜
工４は変化するが、バイポーラトランジスタのベース−
エミッタ間電圧ＶＢＥの電流による変化は極めて小さい
ため、式（ｉ）より、ＶＤ Ｉ Ｆ’は電源電圧■ＣＣ
およびＶＥＥの変化によらず常に一定となることがわか
る。
４−ＶＥＥ５ ・・・（ｄ）式（ｄ
）を式（ａ）に代入すると、 ＶＤＩＦ’ ＝ＶＢＥ１＋ＶＢＥ２〜ＶＢＥ４＋Ｒ２・
■２ ・・・（ｅ）ここで
バイポーラトランジスタＱ５のペースエミッタ間電圧Ｖ
ＢＥ５は、バイポーラトランジスタ３のベース−エミッ
タ間電圧ＶＢＥ３と抵抗Ｒ３の両端の電位差の和でも与
えられるため、ＶＢＥ５＝ＶＢＥ３＋Ｒ３−Ｉ ３
−（ｆ）バイポーラトランジスタＱ１およびＱ３のベ
ース電流は上述のごとく抵抗Ｒ２およびＲ３をそれぞれ
流れる電流Ｉ２およびＩ３に比べて十分小さく、無視で
きるため、 ｌ２＝１３ ・・・（ｇ）が
得られる。式（ｆ）および式（ｇ）より抵抗Ｒ２の両端
の電位差は、 Ｒ２φ■２＝Ｒ２・■３ ＝ （ＶＥＥ５−ＶＥＥ３）−Ｒ２／Ｒ３−（ｈ）で与
えられる。式（ｈ）を式（ｅ）に代入すると、ＶＤＩＦ
’ ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４＋ （ＶＥＥ５−
ＶＥＥ３） ・Ｒ２／Ｒ３−（ｉ）が得られる。電源
電圧ｖＣＣおよびＶＥＥの変化により各電流地は１１〜
工４は変化するが、バイポーラトランジスタのベース−
エミッタ間電圧ＶＢＥの電流による変化は極めて小さい
ため、式（ｉ）より、ＶＤ Ｉ Ｆ’は電源電圧■ＣＣ
およびＶＥＥの変化によらず常に一定となることがわか
る。
したがって、内部ＶＥＥ配線による電圧降下を無視する
ことができれば、各定電流源が供給する電流は電源電圧
■ＣＣおよびＶＥＥの変動によらず常に一定の値に設定
することができる。
ことができれば、各定電流源が供給する電流は電源電圧
■ＣＣおよびＶＥＥの変動によらず常に一定の値に設定
することができる。
次に、半導体集積回路における第１および第２の電源電
圧ｖＣＣおよびＶＥＥの変動がＥＣＬ論理回路の動作に
及ぼす影響を考える。
圧ｖＣＣおよびＶＥＥの変動がＥＣＬ論理回路の動作に
及ぼす影響を考える。
第１９図は従来の半導体集積回路の電源電圧ＶＣＣおよ
びＶＥＥ配線と信号入力部のレイアウトを概略的に示す
図である。第１９図においても半導体集積回路としてＥ
ＣＬＲＡＭの場合が一例として示される。
びＶＥＥ配線と信号入力部のレイアウトを概略的に示す
図である。第１９図においても半導体集積回路としてＥ
ＣＬＲＡＭの場合が一例として示される。
第１９図において、ＲＡＭチップ１００上には、入力信
号パッド９ａおよび９ｂと、この入力信号パッド９ａか
らの入力信号を受ける、ＥＣＬ論理回路の１つのである
入力バッファ回路１０ａおよび１０ｂと、入力バッファ
回路１０ａおよび１０ｂからの信号を受けて所定の論理
動作を行なうＥＣＬ論理回路１５を含む。第１９図にお
いては、ＲＡＭチップ１００上には左右対称に入力バッ
ファ回路１０ａおよび１０ｂならびにＥＣＬ論理回路１
５が配設されているため、この左右のＥＣＬ論理回路に
は同一の参照番号が付される。
号パッド９ａおよび９ｂと、この入力信号パッド９ａか
らの入力信号を受ける、ＥＣＬ論理回路の１つのである
入力バッファ回路１０ａおよび１０ｂと、入力バッファ
回路１０ａおよび１０ｂからの信号を受けて所定の論理
動作を行なうＥＣＬ論理回路１５を含む。第１９図にお
いては、ＲＡＭチップ１００上には左右対称に入力バッ
ファ回路１０ａおよび１０ｂならびにＥＣＬ論理回路１
５が配設されているため、この左右のＥＣＬ論理回路に
は同一の参照番号が付される。
ＥＣＬ論理回路１５へは内部配線１７ａおよび１７ｂを
介してそれぞれ入力バッファ回路１０ａおよび１０ｂか
ら入力信号が伝達される。
介してそれぞれ入力バッファ回路１０ａおよび１０ｂか
ら入力信号が伝達される。
入力バッファ回路１０ａおよび１０ｂならびにＥＣＬ論
理回路１５へ動作電源電圧を供給するために、ＲＡＭチ
ップ１００上には、ｖＣＣパッド２から内部ｖＣＣ配線
４が、また、内部ＶＥＥ配線１２がｖＥＥパッド３から
ＲＡＭチップ１００の外周およびメモリセルアレイ１外
周にそってそれぞれ配設される。
理回路１５へ動作電源電圧を供給するために、ＲＡＭチ
ップ１００上には、ｖＣＣパッド２から内部ｖＣＣ配線
４が、また、内部ＶＥＥ配線１２がｖＥＥパッド３から
ＲＡＭチップ１００の外周およびメモリセルアレイ１外
周にそってそれぞれ配設される。
第２０図は第１９図に示す入力バッファ回路ＩＱａｌＯ
ｂとＥＣＬ論理回路１５の具体的構成の一例を示す図で
ある。
ｂとＥＣＬ論理回路１５の具体的構成の一例を示す図で
ある。
第２０図において、入力バッファ回路１０ａおよび１０
ｂは同一の構成を有している。入力バッファ回路（ＥＣ
Ｌ論理回路）は、入力信号パッド９ａと第１の参照電位
ＶＢＢのレベルの大小に応じて電流経路を切換えるｎｐ
ｎバイポーラトランジスタ１０７ａ、１０８ａと、この
バイポーラトランジスタ１０７ａおよび１０８ａにより
与えられる電流信号を電圧信号に変換する抵抗２０５ａ
および２０６ａと、抵抗２０６ａにより導出された電圧
信号をレベルシフトするｎｐｎバイポーラトランジスタ
１０９ａを含む。
ｂは同一の構成を有している。入力バッファ回路（ＥＣ
Ｌ論理回路）は、入力信号パッド９ａと第１の参照電位
ＶＢＢのレベルの大小に応じて電流経路を切換えるｎｐ
ｎバイポーラトランジスタ１０７ａ、１０８ａと、この
バイポーラトランジスタ１０７ａおよび１０８ａにより
与えられる電流信号を電圧信号に変換する抵抗２０５ａ
および２０６ａと、抵抗２０６ａにより導出された電圧
信号をレベルシフトするｎｐｎバイポーラトランジスタ
１０９ａを含む。
ｎｐｎバイポーラトランジスタ１０７ａおよび１０８ａ
はそのエミッタが共通に接続されて定電流源３０６ａに
接続される。バイポーラトランジスタ１０７ａおよび１
０８ａのそれぞれのコレクタは抵抗２０５ａおよび２０
６ａを介して内部ＶＣＣ配線４に接続される。ｎｐｎバ
イポーラトランジスタ１０７ａおよび１０８ａのベース
にはそれぞれ入力信号パッド９ａを介して入力信号およ
び内部ＶＢＢ配線８を介して参照電位ＶＢＢＩが伝達さ
れる。バイポーラトランジスタ１０９ａのエミッタには
定電流源３０７ａが接続される。
はそのエミッタが共通に接続されて定電流源３０６ａに
接続される。バイポーラトランジスタ１０７ａおよび１
０８ａのそれぞれのコレクタは抵抗２０５ａおよび２０
６ａを介して内部ＶＣＣ配線４に接続される。ｎｐｎバ
イポーラトランジスタ１０７ａおよび１０８ａのベース
にはそれぞれ入力信号パッド９ａを介して入力信号およ
び内部ＶＢＢ配線８を介して参照電位ＶＢＢＩが伝達さ
れる。バイポーラトランジスタ１０９ａのエミッタには
定電流源３０７ａが接続される。
入力バッファ回路（ＥＣＬ論理回路）１０ａも同様にｎ
ｐｎバイポーラトランジスタ１０７ｂ。
ｐｎバイポーラトランジスタ１０７ｂ。
１０８ｂおよび１０９ｂと、定電流源３０６ｂおよび３
０７ｂと、抵抗２０５ｂおよび２０６ｂを含む。この入
力バッファ回路１０ｂの回路接続構成は入力バッファ回
路１０ａと同一であり、単に添字が異なっているだけで
ある。
０７ｂと、抵抗２０５ｂおよび２０６ｂを含む。この入
力バッファ回路１０ｂの回路接続構成は入力バッファ回
路１０ａと同一であり、単に添字が異なっているだけで
ある。
ＥＣＬ論理回路１５は、ＥＣＬＲＡＭの周辺回路の１つ
である。このＥＣＬ論理回路１５は、エミッタが共通に
接続されるｎｐｎバイポーラトランジスタ１１０，１１
１および１１２と、抵抗２０７および２０８と、定電流
源３０８を含む。ｎｐｎバイポーラトランジスタ１１０
および１１１はそのコレクタが共通に抵抗２０７の一方
端に接続される。バイポーラトランジスタ１１０および
１１１のベースにはそれぞれ配線１７ｂおよび１７ａを
介して入力バッファ回路１０ｂおよび１０ａからの出力
信号が伝達される。抵抗２０７の他方端は内部ＶＣＣ配
線４に接続される。バイポーラトランジスタ１１２はそ
のコレクタが抵抗２０８と介して内部ＰＣＣ配線４に接
続され、そのベースに第３の参照電位ＶＢＢ２が内部配
線８Ｃを介して与えられる。バイポーラトランジスタ１
１２のコレクタからＥＣＬ論理回路１５の出力信号が発
生される。
である。このＥＣＬ論理回路１５は、エミッタが共通に
接続されるｎｐｎバイポーラトランジスタ１１０，１１
１および１１２と、抵抗２０７および２０８と、定電流
源３０８を含む。ｎｐｎバイポーラトランジスタ１１０
および１１１はそのコレクタが共通に抵抗２０７の一方
端に接続される。バイポーラトランジスタ１１０および
１１１のベースにはそれぞれ配線１７ｂおよび１７ａを
介して入力バッファ回路１０ｂおよび１０ａからの出力
信号が伝達される。抵抗２０７の他方端は内部ＶＣＣ配
線４に接続される。バイポーラトランジスタ１１２はそ
のコレクタが抵抗２０８と介して内部ＰＣＣ配線４に接
続され、そのベースに第３の参照電位ＶＢＢ２が内部配
線８Ｃを介して与えられる。バイポーラトランジスタ１
１２のコレクタからＥＣＬ論理回路１５の出力信号が発
生される。
定電流源３０６ａ、３０７ａ、３０６ｂ、３０７ｂおよ
び３０８は内部ＶＥＥ配線から電流を供給され対応のト
ランジスタへ電流を供給する。次に動作について説明す
る。
び３０８は内部ＶＥＥ配線から電流を供給され対応のト
ランジスタへ電流を供給する。次に動作について説明す
る。
入力バッファ回路１０ａおよび１０ｂの動作は同様であ
るため、入力バッファ回路１０ａの動作について説明す
る。この入力バッファ回路１０ａおよび１０ｂの動作は
第１６図に示す入力バッファ回路１０と同様であり、単
にその入力信号がレベルシフトを受けておらず、変わり
に出力部におけるレベルシフトが行なわれているだけで
あり、その動作は同様である。
るため、入力バッファ回路１０ａの動作について説明す
る。この入力バッファ回路１０ａおよび１０ｂの動作は
第１６図に示す入力バッファ回路１０と同様であり、単
にその入力信号がレベルシフトを受けておらず、変わり
に出力部におけるレベルシフトが行なわれているだけで
あり、その動作は同様である。
入力信号パッド９ａにハイレベルの信号Ｖ Ｉ Ｈが与
えられた場合、このハイレベルの信号ＶＩＨが参照電位
ＶＢＢＩより高ければ、バイポーラトランジスタ１０７
ａが“オン”状態となり、バイポーラトランジスタ１０
８が“オフ”状態となり、バイポーラトランジスタ１０
８ａのコレクタの電位はハイレベルとなる。このバイポ
ーラトランジスタ１０８ａの電位はバイポーラトランジ
スタ１０９ａのベース−エミッタ間電圧ＶＢＥだけレベ
ルシフトされて内部配線１７ａ上に伝達される。
えられた場合、このハイレベルの信号ＶＩＨが参照電位
ＶＢＢＩより高ければ、バイポーラトランジスタ１０７
ａが“オン”状態となり、バイポーラトランジスタ１０
８が“オフ”状態となり、バイポーラトランジスタ１０
８ａのコレクタの電位はハイレベルとなる。このバイポ
ーラトランジスタ１０８ａの電位はバイポーラトランジ
スタ１０９ａのベース−エミッタ間電圧ＶＢＥだけレベ
ルシフトされて内部配線１７ａ上に伝達される。
ここで出力配線１７ａに伝達されるノ＼イレベルの電位
レベルＶｌ ７Ｈは、 Ｖ１７Ｈ＝−ＶＢＥ−４Ｖ４ となる。逆に、入力信号パッド９ａに参照電位■ＢＢＩ
よりも低いローレベルの信号ＶＩＬが与えられた場合、
バイポーラトランジスタ１０７ａが“オフ”状態、バイ
ポーラトランジスタ１０８ａが“オン”状態となり、バ
イポーラトランジスタ１０８ａのコレクタの電位はロー
レベルとなり、バイポーラトランジスタ１０９のエミッ
タ電位すなわちＥＣＬ論理回路（入力バッファ回路）１
０ａの出力電位１７ａもローレベルとなる。ここで、抵
抗２０６の抵抗値をＲ２０６とし、定電流源３０６ａに
流れる電流をｌ３０６とすると、内部出力配線１７ａ上
のローレベルの信号電位Ｖｌ ７Ｌは、 Ｖ１７Ｌ＝−Ｒ２０６・ ｌ３０６−ＶＢＥ−Δで与え
られる。この入力バッファ回路１０ａおよび１０ｂ？；
！ＶＩＬ＜ＶＢＢＩ＜ＶＩＨであレバ正常に動作する。
レベルＶｌ ７Ｈは、 Ｖ１７Ｈ＝−ＶＢＥ−４Ｖ４ となる。逆に、入力信号パッド９ａに参照電位■ＢＢＩ
よりも低いローレベルの信号ＶＩＬが与えられた場合、
バイポーラトランジスタ１０７ａが“オフ”状態、バイ
ポーラトランジスタ１０８ａが“オン”状態となり、バ
イポーラトランジスタ１０８ａのコレクタの電位はロー
レベルとなり、バイポーラトランジスタ１０９のエミッ
タ電位すなわちＥＣＬ論理回路（入力バッファ回路）１
０ａの出力電位１７ａもローレベルとなる。ここで、抵
抗２０６の抵抗値をＲ２０６とし、定電流源３０６ａに
流れる電流をｌ３０６とすると、内部出力配線１７ａ上
のローレベルの信号電位Ｖｌ ７Ｌは、 Ｖ１７Ｌ＝−Ｒ２０６・ ｌ３０６−ＶＢＥ−Δで与え
られる。この入力バッファ回路１０ａおよび１０ｂ？；
！ＶＩＬ＜ＶＢＢＩ＜ＶＩＨであレバ正常に動作する。
この入力バッファ回路１０ａおよび１０ｂのスイッチン
グ速度はその出力振幅Ｖ１７Ｈ−Ｖ１７Ｌ＝Ｒ２０６−
Ｉ ３０６が小さイホど速く、また、参照電位ＶＢＢＩ
がローレベル■ＩＬとハイレベルＶＩＨの中心値からず
れるほど遅い。
グ速度はその出力振幅Ｖ１７Ｈ−Ｖ１７Ｌ＝Ｒ２０６−
Ｉ ３０６が小さイホど速く、また、参照電位ＶＢＢＩ
がローレベル■ＩＬとハイレベルＶＩＨの中心値からず
れるほど遅い。
次にＥＣＬ論理回路１５の動作について説明する。入力
バッファ回路１０ａおよび１０ｂの出力１７ａおよび１
７ｂ（信号線とその信号線上に伝達される信号と同一の
参照符号で示している）のどちらかがハイレベルの場合
、そのハイレベルＶ１７Ｈが参照電位ＶＢＢ２よりも高
ければ、バイポーラトランジスタ１１０および１１１の
いずれか一方が“オン”状態となり、バイポーラトラン
ジスタ１１２が“オフ“状態となり、バイポーラトラン
ジスタ１１２のコレクタ電位がハイレベルとなる。
バッファ回路１０ａおよび１０ｂの出力１７ａおよび１
７ｂ（信号線とその信号線上に伝達される信号と同一の
参照符号で示している）のどちらかがハイレベルの場合
、そのハイレベルＶ１７Ｈが参照電位ＶＢＢ２よりも高
ければ、バイポーラトランジスタ１１０および１１１の
いずれか一方が“オン”状態となり、バイポーラトラン
ジスタ１１２が“オフ“状態となり、バイポーラトラン
ジスタ１１２のコレクタ電位がハイレベルとなる。
入力バッファ回路１０ａおよび１０ｂの出力１７ａおよ
び１７ｂがどちらもローレベルの場合、このローレベル
Ｖ１７Ｌが参照電位ＶＢＢ２よりも低ければ、バイポー
ラトランジスタ１１０および１１１のどちらも“オフ”
状態となり、バイポーラトランジスタ１１２が“オン”
状態となり、バイポーラトランジスタ１１２のコレクタ
の電位はローレベルとなる。
び１７ｂがどちらもローレベルの場合、このローレベル
Ｖ１７Ｌが参照電位ＶＢＢ２よりも低ければ、バイポー
ラトランジスタ１１０および１１１のどちらも“オフ”
状態となり、バイポーラトランジスタ１１２が“オン”
状態となり、バイポーラトランジスタ１１２のコレクタ
の電位はローレベルとなる。
この参照電位ＶＢＢ２は、Ｖ１７Ｌ＜ＶＢＥ２＜Ｖ１７
Ｈとなるように設定されていれば、ＥＣＬ論理回路１５
は常に正常に動作する。ＥＣＬ論理回路１５のスイッチ
ング速度は入力バッファ回路１０ａおよび１０ｂと同様
にその出力振幅が小さくなるほど速くなり、また、参照
電位ＶＢＢ２が入力バッフ７回路からのローレベルおよ
びハイレベルＶ１７ＬとＶｌ ７Ｈの中心値からずれる
ほど遅くなる。
Ｈとなるように設定されていれば、ＥＣＬ論理回路１５
は常に正常に動作する。ＥＣＬ論理回路１５のスイッチ
ング速度は入力バッファ回路１０ａおよび１０ｂと同様
にその出力振幅が小さくなるほど速くなり、また、参照
電位ＶＢＢ２が入力バッフ７回路からのローレベルおよ
びハイレベルＶ１７ＬとＶｌ ７Ｈの中心値からずれる
ほど遅くなる。
［発明が解決しようとする課題］
今、定電流源が供給する電流は第２の電源電圧ＶＥＥの
変動によらず一定であるとする。前述の式（８）に示す
ように入力バッファ回路１０の参照電位ｖ（８）は内部
配線８および内部ＶＣＣ配線４における電圧降下の影響
を太き（受ける。参照電位Ｖ（８）の変動はＥＣＬレベ
ルの信号を扱う半導体集積回路の動作マージンおよび動
作速度に大きく影響する。
変動によらず一定であるとする。前述の式（８）に示す
ように入力バッファ回路１０の参照電位ｖ（８）は内部
配線８および内部ＶＣＣ配線４における電圧降下の影響
を太き（受ける。参照電位Ｖ（８）の変動はＥＣＬレベ
ルの信号を扱う半導体集積回路の動作マージンおよび動
作速度に大きく影響する。
各入力バッフ７回路の参照電位ｖ（８）の電源電圧、プ
ロセスパラメータおよび温度等による変動を抑制するた
めには、配線抵抗による電圧降下Δ４およびΔｖ８をで
きるだけ小さくする必要がある。抵抗Ｒ２０１およびベ
ース−エミッタ間電圧ＶＢＥなどもプロセスパラメータ
および温度の影響を受けるが、これら設計仕様において
その変動値を最小限に抑制しかつその最小許容範囲内に
抑えることは可能である。しかしながら、内部配線４お
よび８は半導体チップ内に延在しており、また、電源電
圧が直接供給されるため、これらの因子の影響を最も大
きく受ける。また、半導体集積回路内における各入力バ
ッフ７回路とＶＣＣパラドおよびＶＢＢＩ発生回路との
距離が異なるため、この配線抵抗によるΔｖ４およびΔ
Ｖ８が各入力バッファ回路ごとに異なり、この観点から
も、配線抵抗に起因する電圧降下Δ■４およびΔｖ８を
最小限に抑制する必要がある。
ロセスパラメータおよび温度等による変動を抑制するた
めには、配線抵抗による電圧降下Δ４およびΔｖ８をで
きるだけ小さくする必要がある。抵抗Ｒ２０１およびベ
ース−エミッタ間電圧ＶＢＥなどもプロセスパラメータ
および温度の影響を受けるが、これら設計仕様において
その変動値を最小限に抑制しかつその最小許容範囲内に
抑えることは可能である。しかしながら、内部配線４お
よび８は半導体チップ内に延在しており、また、電源電
圧が直接供給されるため、これらの因子の影響を最も大
きく受ける。また、半導体集積回路内における各入力バ
ッフ７回路とＶＣＣパラドおよびＶＢＢＩ発生回路との
距離が異なるため、この配線抵抗によるΔｖ４およびΔ
Ｖ８が各入力バッファ回路ごとに異なり、この観点から
も、配線抵抗に起因する電圧降下Δ■４およびΔｖ８を
最小限に抑制する必要がある。
通常、内部ｖＣＣ配線４による電圧降下Δ■４を無視で
きるほど小さくするために、第１４図に示すように参照
電位発生回路１１は■ＣＣバッド２近傍に配置されてい
る。
きるほど小さくするために、第１４図に示すように参照
電位発生回路１１は■ＣＣバッド２近傍に配置されてい
る。
半導体集積回路の規模が大きくなるにつれて内部配線８
の配線長は長くなる。しかしながら、その配線幅はレイ
アウト面積の関係であまり太くすることができないため
、内部配線８の配線抵抗は大きくなる。内部配線８に流
れる電流はバイポーラ■・ランジスタのベース電流であ
るものの、大規模半導体集積回路においては配線８に接
続される入力バッファ回路の数が多いためこのベース電
流の総和値は無視することのできない値となる。たとえ
ば６４Ｋ・４ビツトＥＣＬ ＲＡＭの場合、入力バッ
ファ回路は２２個必要とされる。内部配線８の配線抵抗
を１００Ωとし、１つの入力バッファ回路１０から内部
配線８へ流れるベース電流を０．０５ｍＡとすると、内
部配線８における電圧降下Δ■８は０．０５・１０−３
・１００・２２から最大０．１１Ｖとなり、ＥＣＬ論
理回路の入力振幅（Ｖ Ｉ Ｈ−Ｖ Ｉ Ｌ） ノ０．
ｓｖ＋、：対シテ大きな値となる。したがって、従
来の半導体集積回路ではこの内部配線８における電圧降
下Δｖ８がかなり大きな値となり、集積回路内、電源電
圧またはプロセスパラメータなどに起因する参照電位ｖ
（８）のばらつきを無視することができない。
の配線長は長くなる。しかしながら、その配線幅はレイ
アウト面積の関係であまり太くすることができないため
、内部配線８の配線抵抗は大きくなる。内部配線８に流
れる電流はバイポーラ■・ランジスタのベース電流であ
るものの、大規模半導体集積回路においては配線８に接
続される入力バッファ回路の数が多いためこのベース電
流の総和値は無視することのできない値となる。たとえ
ば６４Ｋ・４ビツトＥＣＬ ＲＡＭの場合、入力バッ
ファ回路は２２個必要とされる。内部配線８の配線抵抗
を１００Ωとし、１つの入力バッファ回路１０から内部
配線８へ流れるベース電流を０．０５ｍＡとすると、内
部配線８における電圧降下Δ■８は０．０５・１０−３
・１００・２２から最大０．１１Ｖとなり、ＥＣＬ論
理回路の入力振幅（Ｖ Ｉ Ｈ−Ｖ Ｉ Ｌ） ノ０．
ｓｖ＋、：対シテ大きな値となる。したがって、従
来の半導体集積回路ではこの内部配線８における電圧降
下Δｖ８がかなり大きな値となり、集積回路内、電源電
圧またはプロセスパラメータなどに起因する参照電位ｖ
（８）のばらつきを無視することができない。
このように参照電位Ｖ（８）がばらつけば、入力バッフ
ァ回路の動作マージンが小さくなり、かつ入力バッファ
回路における動作速度が遅くなりそこでの遅延が大きく
なるという問題がある。
ァ回路の動作マージンが小さくなり、かつ入力バッファ
回路における動作速度が遅くなりそこでの遅延が大きく
なるという問題がある。
上述の問題点では、定電流源が供給する電流に対する内
部ＶＥＥ配線１２における電圧降下の影響を無視してい
るが、この電圧降下を無視することはできない。
部ＶＥＥ配線１２における電圧降下の影響を無視してい
るが、この電圧降下を無視することはできない。
第１７Ａ図ないし第１７Ｃ図に示すような定電流源を用
いた場合、その内部ＶＥＲ配線における電圧降下Δ１２
により電流値は異なっている。たとえば第２０図に示す
ＥＣＬ論理回路において定電流源として第１７Ａ図に示
す定電流源を用いた場合、ＥＣＬ論理回路（入力バッフ
ァ回路）１０ａおよび１０ｂの出力１７ａおよび１７ｂ
のローレベルＶ１７Ｌは、 Ｖ１７Ｌ＝−ａφＲ２０６−（ＶＤＩＦ＋ΔＶ１２）−
ＶＢＥ−ΔＶ４ で表され、またハイレベルＶｌ ７Ｈは、Ｖｌ ７Ｈ＝
−ＶＢＥ−ΔＶ４ で表される。すなわち、ＥＣＬ論理回路１０ａおよび１
０ｂの出力レベルは電源配線による電圧降下ΔＶ４とΔ
Ｖ１２により変動することがわかる。
いた場合、その内部ＶＥＲ配線における電圧降下Δ１２
により電流値は異なっている。たとえば第２０図に示す
ＥＣＬ論理回路において定電流源として第１７Ａ図に示
す定電流源を用いた場合、ＥＣＬ論理回路（入力バッフ
ァ回路）１０ａおよび１０ｂの出力１７ａおよび１７ｂ
のローレベルＶ１７Ｌは、 Ｖ１７Ｌ＝−ａφＲ２０６−（ＶＤＩＦ＋ΔＶ１２）−
ＶＢＥ−ΔＶ４ で表され、またハイレベルＶｌ ７Ｈは、Ｖｌ ７Ｈ＝
−ＶＢＥ−ΔＶ４ で表される。すなわち、ＥＣＬ論理回路１０ａおよび１
０ｂの出力レベルは電源配線による電圧降下ΔＶ４とΔ
Ｖ１２により変動することがわかる。
しかも、入力バッファ回路１０ａと大力バッファ回路１
０ｂとでは第１４図および第１９図がらみられるように
電源パッド２および３からの内部電源配線４および１２
の配線長が異なるため配線抵抗の値が異なり、電圧降下
Δｖ４およびΔｖ１２はこの入力バッファ回路１０ａお
よび１０ｂがらの出力１７ａおよび１７ｂに対しては異
なる。
０ｂとでは第１４図および第１９図がらみられるように
電源パッド２および３からの内部電源配線４および１２
の配線長が異なるため配線抵抗の値が異なり、電圧降下
Δｖ４およびΔｖ１２はこの入力バッファ回路１０ａお
よび１０ｂがらの出力１７ａおよび１７ｂに対しては異
なる。
したがって、出力１７ａの電位レベルとａ力１７ｂの電
位レベルは同−論理レベルであってもその電位レベルが
異なる。
位レベルは同−論理レベルであってもその電位レベルが
異なる。
ＥＣＬ論理回路のスイッチング速度を速くするために出
力１７ａおよび１７ｂの出力振幅を小さくすると、ＥＣ
Ｌ論理回路１５が正常に動作する参照電位ＶＢＢ２の範
囲Ｖｌ ７Ｌ＜ＶＢＥ２＜ｖ１７Ｈは狭くなる。特に、
出力１７ａと出力１７ｂの出力レベルが異なると、ＥＣ
Ｌ論−理回路１５が正常に動作する参照電位ＶＢＢ２の
範囲の下限は出力１７ａおよび１ｂのローレベルの高い
ほうの電位レベルで決定され、一方その上限はこの出力
１７Ａおよび１７ｂのハイレベルの低いほうの電位レベ
ルで決定されるため、ＥＣＬ論理回路１５が正常に動作
する参照電位ＶＢＢ２の範囲はさらに狭くなる。
力１７ａおよび１７ｂの出力振幅を小さくすると、ＥＣ
Ｌ論理回路１５が正常に動作する参照電位ＶＢＢ２の範
囲Ｖｌ ７Ｌ＜ＶＢＥ２＜ｖ１７Ｈは狭くなる。特に、
出力１７ａと出力１７ｂの出力レベルが異なると、ＥＣ
Ｌ論−理回路１５が正常に動作する参照電位ＶＢＢ２の
範囲の下限は出力１７ａおよび１ｂのローレベルの高い
ほうの電位レベルで決定され、一方その上限はこの出力
１７Ａおよび１７ｂのハイレベルの低いほうの電位レベ
ルで決定されるため、ＥＣＬ論理回路１５が正常に動作
する参照電位ＶＢＢ２の範囲はさらに狭くなる。
また参照電位ＶＢＢ２の多少の変動で簡単にこのハイレ
ベルＶ１７ＨとローレベルＶ１７Ｌの中心値からずれて
しまうため、このＥＣＬ論理回路１５の動作速度も遅く
なる。たとえば入力バッファ回路１０ａおよび１０ｂの
間の電源配線の配線抵抗４Ｃおよび１２ａを１０Ωとし
、定電流源３０６の定電流の設定値ａ−ＶＤＩＦを１ｍ
Ａとし、この電位差ＶＤＩＦをＩＶとし、抵抗２０６の
抵抗値Ｒ２０６を０．５にΩとし、内部ＶＣＣ配線４に
流れる電源電流を１０ ｍ Ａ ％内部ＶＥＥ配線１２
を流れる電源電流を１０ｍＡとし、この電源電流が入力
バッファ回路１０ａから入力ノク・ソファ回路１０ｂの
方向へ流れる場合には、出力１７ａと出力１７ｂのハイ
レベルの電位差は０．ＩＶとなり、ローレベルの電位差
は０，０５Ｖとなる。
ベルＶ１７ＨとローレベルＶ１７Ｌの中心値からずれて
しまうため、このＥＣＬ論理回路１５の動作速度も遅く
なる。たとえば入力バッファ回路１０ａおよび１０ｂの
間の電源配線の配線抵抗４Ｃおよび１２ａを１０Ωとし
、定電流源３０６の定電流の設定値ａ−ＶＤＩＦを１ｍ
Ａとし、この電位差ＶＤＩＦをＩＶとし、抵抗２０６の
抵抗値Ｒ２０６を０．５にΩとし、内部ＶＣＣ配線４に
流れる電源電流を１０ ｍ Ａ ％内部ＶＥＥ配線１２
を流れる電源電流を１０ｍＡとし、この電源電流が入力
バッファ回路１０ａから入力ノク・ソファ回路１０ｂの
方向へ流れる場合には、出力１７ａと出力１７ｂのハイ
レベルの電位差は０．ＩＶとなり、ローレベルの電位差
は０，０５Ｖとなる。
この場合、出力１７ａおよび１７ｂの出力振幅の設定値
は０．５Ｖであるが、この内部電源配線の配線抵抗によ
り、ＥＣＬ論理回路１５が正常に動作する参照電位ＶＢ
Ｂ２の範囲は０．３５Ｖとなってしまう。
は０．５Ｖであるが、この内部電源配線の配線抵抗によ
り、ＥＣＬ論理回路１５が正常に動作する参照電位ＶＢ
Ｂ２の範囲は０．３５Ｖとなってしまう。
したがって、電源配線の配線抵抗による電圧降下の影響
でＥＣＬ論理回路の出力レベルが変動し、次段の論理回
路の動作マージンおよびスイッチング速度を確保するた
めにＥＣＬ論理回路の高速化のための出力の小振幅化を
行なうことができないという問題が生じる。この問題は
半導体集積回路の大容量化とともに配線上および配線に
流れる電流がともに増大するためより顕著に現れるよう
になる。
でＥＣＬ論理回路の出力レベルが変動し、次段の論理回
路の動作マージンおよびスイッチング速度を確保するた
めにＥＣＬ論理回路の高速化のための出力の小振幅化を
行なうことができないという問題が生じる。この問題は
半導体集積回路の大容量化とともに配線上および配線に
流れる電流がともに増大するためより顕著に現れるよう
になる。
上述の電源配線における電圧降下の影響は半導体集積回
路がＥＣＬ論理回路の含む場合だけでなく、ＴＴＬ論理
回路、ＭＯ３論理回路の場合であっても生じ、また入力
バッファ回路だけでなく、他の任意の論理回路において
も発生する。
路がＥＣＬ論理回路の含む場合だけでなく、ＴＴＬ論理
回路、ＭＯ３論理回路の場合であっても生じ、また入力
バッファ回路だけでなく、他の任意の論理回路において
も発生する。
それゆえ、この発明の目的は、従来の半導体集積回路の
技術の欠点を除去し、広い動作マージンおよび高速動作
性を有する半導体集積回路を提供することである。
技術の欠点を除去し、広い動作マージンおよび高速動作
性を有する半導体集積回路を提供することである。
この発明の他の目的は内部配線における電圧降下の影響
を受けることのない安定な参照電位を供給することので
きる半導体集積回路を提供することである。
を受けることのない安定な参照電位を供給することので
きる半導体集積回路を提供することである。
この発明のさらに他の目的は、内部電源配線における電
圧降下の影響を除去することのできる半導体集積回路を
提供することである。
圧降下の影響を除去することのできる半導体集積回路を
提供することである。
この発明のさらに他の目的は、カレント・スイッチ回路
を含む論理回路の出力レベルへの電源電圧の変動の影響
を除去することのできる半導体集積回路を提供すること
である。
を含む論理回路の出力レベルへの電源電圧の変動の影響
を除去することのできる半導体集積回路を提供すること
である。
この発明のさらに他の目的は入力部にカレント・スイッ
チ回路を含む論理回路に安定な参照電位を供給すること
のできる半導体集積回路を提供することである。
チ回路を含む論理回路に安定な参照電位を供給すること
のできる半導体集積回路を提供することである。
［課題を解決するための手段］
この第１の発明にかかる半導体集積回路は、外部から与
えられる第１の電源電圧（ＶＣＣ）を受ける第１のパッ
ド（ＶＣＣバッド）と、外部から与えられる第２の電源
電圧（ＶＥＥ）を受ける第２のパッド（ＶＥＥパッド）
とを含む半導体集積回路であって、上記第１のパッド近
傍に設けられかつ上記第１のパッドから第１の配線を介
して上記第１の電源電圧を受けて第１の参照電位を発生
する第１の参照電位発生手段（５）と、各々が上記第１
の参照電位発生手段から第２の配線（８ａ。
えられる第１の電源電圧（ＶＣＣ）を受ける第１のパッ
ド（ＶＣＣバッド）と、外部から与えられる第２の電源
電圧（ＶＥＥ）を受ける第２のパッド（ＶＥＥパッド）
とを含む半導体集積回路であって、上記第１のパッド近
傍に設けられかつ上記第１のパッドから第１の配線を介
して上記第１の電源電圧を受けて第１の参照電位を発生
する第１の参照電位発生手段（５）と、各々が上記第１
の参照電位発生手段から第２の配線（８ａ。
８ｂ）を介して上記第１の参照電位（ＶＢＢＯ）を受け
て第２の参照電位（ＶＢＢＩ）を形成し出力する複数の
第２の参照電位発生手段（６ａ、６ｂ）と、上記第２の
参照電位発生手段各々に対応してグループ化して設けら
れる複数の論理回路手段（１０）を含む。この複数の論
理回路手段の各々は、対応の第２の参照電位発生手段か
らの第２の参照電位を論理しきい値として、与えられた
信号の論理処理を実行する回路手段を含む。この論理処
理実行回路手段は、入力信号と第２の参照電位との大小
関係に応じて電流経路を切換えるカレントスイッチ回路
を含む。
て第２の参照電位（ＶＢＢＩ）を形成し出力する複数の
第２の参照電位発生手段（６ａ、６ｂ）と、上記第２の
参照電位発生手段各々に対応してグループ化して設けら
れる複数の論理回路手段（１０）を含む。この複数の論
理回路手段の各々は、対応の第２の参照電位発生手段か
らの第２の参照電位を論理しきい値として、与えられた
信号の論理処理を実行する回路手段を含む。この論理処
理実行回路手段は、入力信号と第２の参照電位との大小
関係に応じて電流経路を切換えるカレントスイッチ回路
を含む。
第２の参照電位発生手段と対応の論理回路手段グループ
とは第３の配線を介して接続される。この第３の配線に
付随する配線抵抗は第２の配線に付随する配線抵抗より
も小さくなるように、第２の参照電位発生手段の各々は
対応の論理回路手段グループの近傍に配置される。
とは第３の配線を介して接続される。この第３の配線に
付随する配線抵抗は第２の配線に付随する配線抵抗より
も小さくなるように、第２の参照電位発生手段の各々は
対応の論理回路手段グループの近傍に配置される。
第２の発明にかかる半導体集積回路は、第１の電源パッ
ドから第１の配線を介して供給される第１の電源電圧か
ら電流をその一方端に供給され、その人カノードヘ与え
られた信号に応じて異なる電圧レベルの信号を出力する
論理回路手段と、この論理回路手段の他方端に一定の電
流を供給するための定電流回路手段と、上記第１の電源
電圧から参照電位を形成する手段と、形成された参照電
位に応答して上記論理回路手段の上記一方端の電位を一
定の電位にクランプするクランプ回路手段とを備える。
ドから第１の配線を介して供給される第１の電源電圧か
ら電流をその一方端に供給され、その人カノードヘ与え
られた信号に応じて異なる電圧レベルの信号を出力する
論理回路手段と、この論理回路手段の他方端に一定の電
流を供給するための定電流回路手段と、上記第１の電源
電圧から参照電位を形成する手段と、形成された参照電
位に応答して上記論理回路手段の上記一方端の電位を一
定の電位にクランプするクランプ回路手段とを備える。
この参照電位と第１の電源電圧との電位差は第２の電源
電圧の変動と無関係な一定の値に設定される。クランプ
回路手段のクランプ電位は参照電位により決定される。
電圧の変動と無関係な一定の値に設定される。クランプ
回路手段のクランプ電位は参照電位により決定される。
クランプ電位と第１の電源電圧との差は第２の電源電圧
の変動と無関係に一定の値に設定される。
の変動と無関係に一定の値に設定される。
第３の発明にかかる半導体集積回路は、第１の電源電圧
から第１の配線を介してその一方端に電流を供給され、
入力信号に所定の論理処理を施して出力する論理回路手
段と、第２の電源電圧を第２の電源配線を介して受は第
１の参照電圧を形成する手段と、上記第２の電源電圧か
らの電流をその一方端に供給され、上記第１の参照電位
に応答してその他方端から一定の電流を上記論理回路手
段の他方端へ供給する定電流回路手段と、上記第２の電
源電圧から第２の参照電位を形成する第２の参照電位形
成手段と、第２の参照電位に応答して上記定電流回路手
段の上記一方端を一定の電位にクランプするクランプ回
路手段を備える。
から第１の配線を介してその一方端に電流を供給され、
入力信号に所定の論理処理を施して出力する論理回路手
段と、第２の電源電圧を第２の電源配線を介して受は第
１の参照電圧を形成する手段と、上記第２の電源電圧か
らの電流をその一方端に供給され、上記第１の参照電位
に応答してその他方端から一定の電流を上記論理回路手
段の他方端へ供給する定電流回路手段と、上記第２の電
源電圧から第２の参照電位を形成する第２の参照電位形
成手段と、第２の参照電位に応答して上記定電流回路手
段の上記一方端を一定の電位にクランプするクランプ回
路手段を備える。
第１の参照電位と第２の電源電圧との差は第２の電源電
圧の変動に無関係に一定の値に設定される。第２の参照
電位と第２の電源電圧との差は第２の電源電位の変動に
無関係に一定の値に設定される。またクランプ回路手段
の与えるクランプ電位は、第２の電源電圧との電位差が
第２の電源電圧の変動に対して一定の値に設定される。
圧の変動に無関係に一定の値に設定される。第２の参照
電位と第２の電源電圧との差は第２の電源電位の変動に
無関係に一定の値に設定される。またクランプ回路手段
の与えるクランプ電位は、第２の電源電圧との電位差が
第２の電源電圧の変動に対して一定の値に設定される。
［作用コ
第１の発明においては、第２の参照電位を論理回路に伝
達する配線の配線抵抗が第１の参照電位を第２の参照電
位発生回路手段へ伝達する配線の配線抵抗よりも小さく
なるように、第２の参照電位発生回路手段が対応の論理
回路の近傍に配置されており、また第１の参照電位発生
回路はｖＣＣパッド近傍に設けられているため、第１の
参照電位は内部電源配線の影響を受けることなく安定な
参照電位となり、また、第２の参照電位発生回路から対
応の論理回路への配線抵抗による電圧降下は最小限に抑
制することが可能となり、また第２の参照電位発生回路
を複数個設けたとしても、これは論理回路の各グループ
に対して１個ずつであり、そこを流れる電流は大幅に低
減されるため、この第２の配線を流れる電流を抑制する
ことができ、この第２の配線における電圧降下を最小に
抑制する。これにより参照電位伝達用配線における電圧
降下を最小にすることができる。
達する配線の配線抵抗が第１の参照電位を第２の参照電
位発生回路手段へ伝達する配線の配線抵抗よりも小さく
なるように、第２の参照電位発生回路手段が対応の論理
回路の近傍に配置されており、また第１の参照電位発生
回路はｖＣＣパッド近傍に設けられているため、第１の
参照電位は内部電源配線の影響を受けることなく安定な
参照電位となり、また、第２の参照電位発生回路から対
応の論理回路への配線抵抗による電圧降下は最小限に抑
制することが可能となり、また第２の参照電位発生回路
を複数個設けたとしても、これは論理回路の各グループ
に対して１個ずつであり、そこを流れる電流は大幅に低
減されるため、この第２の配線を流れる電流を抑制する
ことができ、この第２の配線における電圧降下を最小に
抑制する。これにより参照電位伝達用配線における電圧
降下を最小にすることができる。
第２の発明においては、第１の電源電圧に対する電位差
が第２の電源電圧の変動に対して一定に保たれた参照電
位によりクランプ電位が決定され、このクランプ電位に
より論理回路手段の出力レベルが決定されるため、第１
の電源電圧の配線抵抗による電圧降下の論理回路の出力
レベルへ及ぼす影響を抑制することができる。
が第２の電源電圧の変動に対して一定に保たれた参照電
位によりクランプ電位が決定され、このクランプ電位に
より論理回路手段の出力レベルが決定されるため、第１
の電源電圧の配線抵抗による電圧降下の論理回路の出力
レベルへ及ぼす影響を抑制することができる。
第３の発明における半導体集積回路においては第２の電
源電圧に対する電位差が第２の電源電圧の変動に対して
一定に保たれた第２の参照電位によりクランプ電位が決
定され、このクランプ電位が定電流源回路手段の電流供
給ノード電位を決定するため、第２の電源配線の配線抵
抗による電圧降下の論理回路の出力レベルへ及ぼす影響
を抑制することができる。
源電圧に対する電位差が第２の電源電圧の変動に対して
一定に保たれた第２の参照電位によりクランプ電位が決
定され、このクランプ電位が定電流源回路手段の電流供
給ノード電位を決定するため、第２の電源配線の配線抵
抗による電圧降下の論理回路の出力レベルへ及ぼす影響
を抑制することができる。
［発明の実施例］
第１図はこの発明の一実施例である半導体集積回路のチ
ップ上のレイアウトを概略的に示す図である。第１図に
おいて第１４図に示す従来の半導体集積回路と対応する
部分には同一の参照番号が付されている。第１図を参照
してこの発明による半導体集積回路は、半導体チップ１
００上に、ＶＣＣバッド２に近接して設けられ、そこか
ら第１の電源電圧ｖＣＣを受け、第１の参照電位を発生
する第１の参照電位発生回路（以下、ＶＢＢＯ発主回路
と称す）５と、このＶＢＢＯ発生回路５からの第１の参
照電位ＶＢＢＯを内部配線７を介して受け、第２の参照
電位ＶＢＢＩを発生する第２の参照電位発生回路（以下
、ＶＢＢＩ発生回路と称す）６ａおよび６ｂを含む。
ップ上のレイアウトを概略的に示す図である。第１図に
おいて第１４図に示す従来の半導体集積回路と対応する
部分には同一の参照番号が付されている。第１図を参照
してこの発明による半導体集積回路は、半導体チップ１
００上に、ＶＣＣバッド２に近接して設けられ、そこか
ら第１の電源電圧ｖＣＣを受け、第１の参照電位を発生
する第１の参照電位発生回路（以下、ＶＢＢＯ発主回路
と称す）５と、このＶＢＢＯ発生回路５からの第１の参
照電位ＶＢＢＯを内部配線７を介して受け、第２の参照
電位ＶＢＢＩを発生する第２の参照電位発生回路（以下
、ＶＢＢＩ発生回路と称す）６ａおよび６ｂを含む。
入力バッファ回路１０は２つのグループ（第１図におけ
るチップ１００の右側および左側）の入力バッファ回路
１０ｃおよび１０ｄに分割される。
るチップ１００の右側および左側）の入力バッファ回路
１０ｃおよび１０ｄに分割される。
ＶＢＢＩ発生回路６ａはこの第１の入力バッファ回路グ
ループ１０ｃに対応して設けられ、それらへ内部配線８
ａを介して第２の参照電位ＶＢＢＩを伝達する。ＶＢＢ
Ｉ発生回路６ｂは、入力バッファ回路のグループ１０ｄ
に対応して設けられ、それらへ内部配線８ｂを介して第
２の参照電位■ＢＢＩを伝達する。さらにＶＢＢＩ発生
回路６ａおよび６ｂに対しては内部ＶＣＣ配線４を介し
て第１の電源電圧ｖＣＣが伝達される。
ループ１０ｃに対応して設けられ、それらへ内部配線８
ａを介して第２の参照電位ＶＢＢＩを伝達する。ＶＢＢ
Ｉ発生回路６ｂは、入力バッファ回路のグループ１０ｄ
に対応して設けられ、それらへ内部配線８ｂを介して第
２の参照電位■ＢＢＩを伝達する。さらにＶＢＢＩ発生
回路６ａおよび６ｂに対しては内部ＶＣＣ配線４を介し
て第１の電源電圧ｖＣＣが伝達される。
第２図はこの発明による半導体集積回路のＶＢＢＯ発生
回路５およびＶＢＢＩ発生回路６ａおよび６ｂの構成を
示す図である。この第２図に示すＶＢＢＯ発生回路およ
びＶＢＢＩ発生回路６ａおよび６ｂは第１５図に示す参
照電位発生回路１１とその構成は同一であり、対応する
部分には同一の参照番号が付されている。しかしながら
、この第２図に示す構成においては、ＶＢＢＯ発生回路
５からは配線７を介して第１の参照電位ＶＢＢＯがＶＢ
ＢＩ発生回路６ａおよび６ｂへ伝達されるため、その配
線７における配線抵抗７ａおよび７ｂが存在する。ここ
で、第１図においては、ＶＢＢ１発生回路６ａおよび６
ｂはＶＢＢＯ発生回路５に対し並列に接続されているが
、第２図においてはこの配線７による配線抵抗７ａおよ
び７ｂによる電圧降下の影響を考慮するためこのＶＢＢ
Ｉ発生回路６ａおよび６ｂが直列に接続されている場合
を最悪ケースとして想定する。同様に、ＶＣＣ配線４に
おいては配線抵抗４ａおよび４ｂがそれぞれ存在する。
回路５およびＶＢＢＩ発生回路６ａおよび６ｂの構成を
示す図である。この第２図に示すＶＢＢＯ発生回路およ
びＶＢＢＩ発生回路６ａおよび６ｂは第１５図に示す参
照電位発生回路１１とその構成は同一であり、対応する
部分には同一の参照番号が付されている。しかしながら
、この第２図に示す構成においては、ＶＢＢＯ発生回路
５からは配線７を介して第１の参照電位ＶＢＢＯがＶＢ
ＢＩ発生回路６ａおよび６ｂへ伝達されるため、その配
線７における配線抵抗７ａおよび７ｂが存在する。ここ
で、第１図においては、ＶＢＢ１発生回路６ａおよび６
ｂはＶＢＢＯ発生回路５に対し並列に接続されているが
、第２図においてはこの配線７による配線抵抗７ａおよ
び７ｂによる電圧降下の影響を考慮するためこのＶＢＢ
Ｉ発生回路６ａおよび６ｂが直列に接続されている場合
を最悪ケースとして想定する。同様に、ＶＣＣ配線４に
おいては配線抵抗４ａおよび４ｂがそれぞれ存在する。
次にこの第２図に示す参照電位発生回路の動作について
説明する。ＶＢＢＯ発生回路５は抵抗２０１の一端（ノ
ードＮ１０）から参照電位ＶＢＢＯを出力する。内部ｖ
ＣＣ配線４における配線抵抗による電圧降下をΔｖ４と
し、抵抗２０１の抵抗値をＲ２０１とし、定電流源３０
１の定電流をｌ３０１とすると、この第１の参照電位Ｖ
ＢＢＱは、 ＶＢＢＯ＝−Ｒ２０１・工３０１−ΔＶ４で与えられる
。この第１の参照電位ＶＢＢＯはエミッタフォロア回路
から構成されたＶＢＢ１発生回路６ａおよび６ｂに配線
７を介して伝達されレベルシフトされる。バイポーラト
ランジスタ１０２ａおよび１０２ｂのエミッタから第２
の参照電位ＶＢＢＩが出力される。この内部配線７にお
ける電圧降下をΔ■７とすると、第２の参照電位■ＢＢ
Ｉは、 ＶＢＢ１＝ＶＢＢＯ−ＶＢＥ−ΔＶ７ ＝−Ｒ２０１−Ｉ３０１−ＶＢＥ−４Ｖ４−Δとなる。
説明する。ＶＢＢＯ発生回路５は抵抗２０１の一端（ノ
ードＮ１０）から参照電位ＶＢＢＯを出力する。内部ｖ
ＣＣ配線４における配線抵抗による電圧降下をΔｖ４と
し、抵抗２０１の抵抗値をＲ２０１とし、定電流源３０
１の定電流をｌ３０１とすると、この第１の参照電位Ｖ
ＢＢＱは、 ＶＢＢＯ＝−Ｒ２０１・工３０１−ΔＶ４で与えられる
。この第１の参照電位ＶＢＢＯはエミッタフォロア回路
から構成されたＶＢＢ１発生回路６ａおよび６ｂに配線
７を介して伝達されレベルシフトされる。バイポーラト
ランジスタ１０２ａおよび１０２ｂのエミッタから第２
の参照電位ＶＢＢＩが出力される。この内部配線７にお
ける電圧降下をΔ■７とすると、第２の参照電位■ＢＢ
Ｉは、 ＶＢＢ１＝ＶＢＢＯ−ＶＢＥ−ΔＶ７ ＝−Ｒ２０１−Ｉ３０１−ＶＢＥ−４Ｖ４−Δとなる。
なお、定電流源３０Ｌ ３０３ａおよび３０３ｂが供給
する電流は第２の電源電圧ＶＥＥの変動に対して影響を
受けず常に一定であるとなるように設定されている。
する電流は第２の電源電圧ＶＥＥの変動に対して影響を
受けず常に一定であるとなるように設定されている。
この第２図に示すＶＢ８１発生回路６ａおよび６ｂで発
生された第２の参照電位ＶＢＢＩは内部配線８ａおよび
８ｂを介して対応の入力バッファ回路１０へ供給される
。この入力バッファ回路１０の構成は今第１６図に示す
ものと同様であるとする。この内部配線８ａおよび８ｂ
における電圧降下をΔＶ８とすると、対応の入力バッフ
ァ回路１０における参照電位ｖ（８）は、 Ｖ （８）＝ＶＢＢ１−ΔＶ８ ＝−Ｒ２０１−ｌ３０１−ＶＢＥ−ΔＶ４−４Ｖ７−Δ
ｖ８ で与えられる。前述のごとく参照電位■（８）の変動は
ＥＣＬレベルの信号を扱う半導体集積回路の動作マージ
ンおよび動作速度に大きく影響する。
生された第２の参照電位ＶＢＢＩは内部配線８ａおよび
８ｂを介して対応の入力バッファ回路１０へ供給される
。この入力バッファ回路１０の構成は今第１６図に示す
ものと同様であるとする。この内部配線８ａおよび８ｂ
における電圧降下をΔＶ８とすると、対応の入力バッフ
ァ回路１０における参照電位ｖ（８）は、 Ｖ （８）＝ＶＢＢ１−ΔＶ８ ＝−Ｒ２０１−ｌ３０１−ＶＢＥ−ΔＶ４−４Ｖ７−Δ
ｖ８ で与えられる。前述のごとく参照電位■（８）の変動は
ＥＣＬレベルの信号を扱う半導体集積回路の動作マージ
ンおよび動作速度に大きく影響する。
参照電位ｖ（８）の半導体チップ１００上の配置位置、
電源電圧、プロセスパラメータ、および温度等によるば
らつきを抑制するためには各配線における電圧降下Δｖ
４、Δｖ７およびΔＶ８をできるだけ小さくする必要が
ある。内部ｖＣＣ配線４による電圧降下Δｖ４を無視で
きるほど小さくするために、従来の半導体集積回路と同
様に、ＶＢＢＯ発生回路５はＶＣＣパッド２近傍に配置
されている。したがってこのｖＣＣパッド２からＶＢＢ
Ｏ発生回路５への配線の配線抵抗はごく僅かであり、こ
の部分における電圧降下は無視することができる。
電源電圧、プロセスパラメータ、および温度等によるば
らつきを抑制するためには各配線における電圧降下Δｖ
４、Δｖ７およびΔＶ８をできるだけ小さくする必要が
ある。内部ｖＣＣ配線４による電圧降下Δｖ４を無視で
きるほど小さくするために、従来の半導体集積回路と同
様に、ＶＢＢＯ発生回路５はＶＣＣパッド２近傍に配置
されている。したがってこのｖＣＣパッド２からＶＢＢ
Ｏ発生回路５への配線の配線抵抗はごく僅かであり、こ
の部分における電圧降下は無視することができる。
次に、内部配線７に関しては、各ＶＢＢＩ発生回路６ａ
および６ｂに対しては配線抵抗７ａおよび７ｂが存在す
る。しかし、このＶＢＢＩ発生回路６ａおよび６ｂはそ
れぞれ入力バッファ回路１０の複数個に対して１個設け
られているだけである。すなわち、ＶＢＢＩ発生回路６
ａおよび６ｂの構成要素であり、そのベースが配線７に
接続されるバイポーラトランジスタの数は、入力バッフ
ァ回路１０を構成する要素であり、そのベースが配線８
ａおよび８ｂにそれぞれ接続されるバイポーラトランジ
スタの数よりも大幅に少ない。したがって、内部配線７
に流れる電流（ベース電流）は内部配線８ａまたは８ｂ
に流れる電流（ベース電流）よりも遥かに少ない。第１
図に示す実施例においては、ＶＢＢＩ発生回路が２つで
あり、大力バッファ回路か６つ設けられている場合を示
している。しかしながら、大容量半導体集積回路におい
ては入力、５ッファ回路の数が遥かにさらに多くなるた
め、実際には内部配線７に流れる電流と内部配線８ａま
たは８ｂに流れる電流の差はさらに広がる。内部配線７
に流れるベース電流はごく少数のバイポーラトランジス
タのベースへ電流を供給するだけであり、この内部配線
７における電圧降下Δｖ７は内部配線８ａまたは８ｂを
流れる電流と比べて無視できるほど小さくなる。
および６ｂに対しては配線抵抗７ａおよび７ｂが存在す
る。しかし、このＶＢＢＩ発生回路６ａおよび６ｂはそ
れぞれ入力バッファ回路１０の複数個に対して１個設け
られているだけである。すなわち、ＶＢＢＩ発生回路６
ａおよび６ｂの構成要素であり、そのベースが配線７に
接続されるバイポーラトランジスタの数は、入力バッフ
ァ回路１０を構成する要素であり、そのベースが配線８
ａおよび８ｂにそれぞれ接続されるバイポーラトランジ
スタの数よりも大幅に少ない。したがって、内部配線７
に流れる電流（ベース電流）は内部配線８ａまたは８ｂ
に流れる電流（ベース電流）よりも遥かに少ない。第１
図に示す実施例においては、ＶＢＢＩ発生回路が２つで
あり、大力バッファ回路か６つ設けられている場合を示
している。しかしながら、大容量半導体集積回路におい
ては入力、５ッファ回路の数が遥かにさらに多くなるた
め、実際には内部配線７に流れる電流と内部配線８ａま
たは８ｂに流れる電流の差はさらに広がる。内部配線７
に流れるベース電流はごく少数のバイポーラトランジス
タのベースへ電流を供給するだけであり、この内部配線
７における電圧降下Δｖ７は内部配線８ａまたは８ｂを
流れる電流と比べて無視できるほど小さくなる。
また、このＶＢＢＩ発生回路６ａは対応の入力バッファ
回路１０ｃの近傍に設けられている。したがって、この
各入力バッファ回路１０ｃへ第２の参照電位ＶＢＢＩを
伝達する内部配線８ａの配線長は第１４図に示す内部配
線８よりも大幅に短くなっており、したがってその配線
抵抗も小さくされている。またこの内部配線８ａにその
ベースが接続されるバイポーラトランジスタの数も第１
４図に示す場合よりも少なくなっている。同様にＶＢＢ
Ｉ発生回路６ｂから延びるＶＢＢＩ伝達用内部配線８ｂ
の配線長も短くなっており、かつそれに接続されるバイ
ポーラトランジスタの数も少なくなっている。したがっ
て、この内部配線８ａまたは８ｂにおける電圧降下Δｖ
８は、第１４図に示す半導体集積回路の配線８における
電圧降下Δｖ８よりも大幅に小さくなる。たとえば６４
Ｋ・４ビットＥＣＬ−ＲＡＭの場合、入力バッファ回路
は２２個ある。内部配線７に接続されるＶＢＢ１発生回
路の数を２つとし配線７の配線抵抗を１００Ωとした場
合、最悪ケースを考えたとしても、すなわち内部ＶＢＢ
Ｉ発生回路６ａおよび６ｂが内部配線７に対し互いに直
列に接続されている場合でも、１個のトランジスタのベ
ース電流を０．０１ｍＡとした場合、この配線７におけ
る電圧降下Δ■７は０．ＯＩＶとなる。
回路１０ｃの近傍に設けられている。したがって、この
各入力バッファ回路１０ｃへ第２の参照電位ＶＢＢＩを
伝達する内部配線８ａの配線長は第１４図に示す内部配
線８よりも大幅に短くなっており、したがってその配線
抵抗も小さくされている。またこの内部配線８ａにその
ベースが接続されるバイポーラトランジスタの数も第１
４図に示す場合よりも少なくなっている。同様にＶＢＢ
Ｉ発生回路６ｂから延びるＶＢＢＩ伝達用内部配線８ｂ
の配線長も短くなっており、かつそれに接続されるバイ
ポーラトランジスタの数も少なくなっている。したがっ
て、この内部配線８ａまたは８ｂにおける電圧降下Δｖ
８は、第１４図に示す半導体集積回路の配線８における
電圧降下Δｖ８よりも大幅に小さくなる。たとえば６４
Ｋ・４ビットＥＣＬ−ＲＡＭの場合、入力バッファ回路
は２２個ある。内部配線７に接続されるＶＢＢ１発生回
路の数を２つとし配線７の配線抵抗を１００Ωとした場
合、最悪ケースを考えたとしても、すなわち内部ＶＢＢ
Ｉ発生回路６ａおよび６ｂが内部配線７に対し互いに直
列に接続されている場合でも、１個のトランジスタのベ
ース電流を０．０１ｍＡとした場合、この配線７におけ
る電圧降下Δ■７は０．ＯＩＶとなる。
また、内部配線８ａおよび８ｂの配線抵抗を５０Ωとし
内部配線８ａおよび８ｂのそれぞれに接続される入力バ
ッファ回路の数を１１個とし、バイポーラトランジスタ
が必要とするベース電流を０．０５ｍＡとすると、この
配線８ａまたは８ｂにおける電圧降下Δ■８は０．０５
ｍ、Ａ・１１・５０Ωより最大０．０３Ｖとなる。すな
わち、配線７および配線８における電圧降下△Ｖ７およ
びΔＶ８を合わせても最大０．０４Ｖである。この値は
第１４図に示す従来の半導体集積回路における電圧降下
Δ■８の最大値０．１１Ｖに比べて１桁小さくなってお
り、入力バッファ回路１０ｃおよび１０ｄの動作マージ
ンおよび遅延に大きな影響を与える参照電位ｖ（８）の
変動を大幅に抑制することができるので、動作マージン
が広くかつ高速動作が可能な半導体集積回路を得ること
ができる。
内部配線８ａおよび８ｂのそれぞれに接続される入力バ
ッファ回路の数を１１個とし、バイポーラトランジスタ
が必要とするベース電流を０．０５ｍＡとすると、この
配線８ａまたは８ｂにおける電圧降下Δ■８は０．０５
ｍ、Ａ・１１・５０Ωより最大０．０３Ｖとなる。すな
わち、配線７および配線８における電圧降下△Ｖ７およ
びΔＶ８を合わせても最大０．０４Ｖである。この値は
第１４図に示す従来の半導体集積回路における電圧降下
Δ■８の最大値０．１１Ｖに比べて１桁小さくなってお
り、入力バッファ回路１０ｃおよび１０ｄの動作マージ
ンおよび遅延に大きな影響を与える参照電位ｖ（８）の
変動を大幅に抑制することができるので、動作マージン
が広くかつ高速動作が可能な半導体集積回路を得ること
ができる。
ごの参照電位が供給される回路は入力バッファ回路に限
定されず、半導体集積回路内部における任意のＥＣＬ論
理回路であればそれらをグループ化することにより上記
実施例と同様の効果を得ることができる。
定されず、半導体集積回路内部における任意のＥＣＬ論
理回路であればそれらをグループ化することにより上記
実施例と同様の効果を得ることができる。
また、上述の第１図に示す構成においては１つのＶＢＢ
Ｏ発生回路に２つのＶＢＢＩ発生回路が接続されかつ１
つのＶＢＢＩ発生回路に３つの入力バッファ回路が接続
されている場合を示しているが、１つのＶＢＢＯ発生回
路に接続されるＶＢ８１発生回路の数が、１つのＶＢＢ
Ｉ発生回路に接続される入力バッファ回路の数よりも少
ないという関係を満足すれば、１つのＶＢＢＯ発生回路
に接続されるＶＢＢＩ発生回路の数および１つのＶＢＢ
Ｉ発生回路に接続される入力バッファ回路の数はいくつ
であってもよい。
Ｏ発生回路に２つのＶＢＢＩ発生回路が接続されかつ１
つのＶＢＢＩ発生回路に３つの入力バッファ回路が接続
されている場合を示しているが、１つのＶＢＢＯ発生回
路に接続されるＶＢ８１発生回路の数が、１つのＶＢＢ
Ｉ発生回路に接続される入力バッファ回路の数よりも少
ないという関係を満足すれば、１つのＶＢＢＯ発生回路
に接続されるＶＢＢＩ発生回路の数および１つのＶＢＢ
Ｉ発生回路に接続される入力バッファ回路の数はいくつ
であってもよい。
また参照電位発生回路は第２図に示す回路構成に限定さ
れるものでなく参照電位ＶＢＢＩが第２の電源電圧ＶＥ
Ｅの変動に対して一定に保たれるように設定されている
構成であればどのような回路構成であっても上記実施例
と同様の効果を得ることができる。すなわち定電流源３
０３が電源電圧ＶＥＥの変動に対しても常に一定の電流
を供給する回路構成であればどのような回路構成であっ
てもよい。
れるものでなく参照電位ＶＢＢＩが第２の電源電圧ＶＥ
Ｅの変動に対して一定に保たれるように設定されている
構成であればどのような回路構成であっても上記実施例
と同様の効果を得ることができる。すなわち定電流源３
０３が電源電圧ＶＥＥの変動に対しても常に一定の電流
を供給する回路構成であればどのような回路構成であっ
てもよい。
第３図にＶＢＢＩ発生回路の他の構成例を示す。
第３図に示すＶＢＢＩ発生回路６では、ＶＢＢＯ発生回
路５からの参照電位ＶＢＢＯを内部配線７を介して受け
るｎｐｎバイポーラトランジスタ１０２と内部配線８と
の間にダイオード１０６が順方向に接続される。この場
合、参照電位ＶＢＢＯはエミッタフォロアトランジスタ
１０２で受けられそこでベース−エミッタ間電圧ＶＢＥ
だけレベルシフトされかつまたダイオード１０６により
さらにその順方向降下電圧Ｖｆ（またはＶＢＥ）だけレ
ベルシフトされる。この２段にレベルシフトされた電圧
が参照電位ＶＢＢＩとして出力される。
路５からの参照電位ＶＢＢＯを内部配線７を介して受け
るｎｐｎバイポーラトランジスタ１０２と内部配線８と
の間にダイオード１０６が順方向に接続される。この場
合、参照電位ＶＢＢＯはエミッタフォロアトランジスタ
１０２で受けられそこでベース−エミッタ間電圧ＶＢＥ
だけレベルシフトされかつまたダイオード１０６により
さらにその順方向降下電圧Ｖｆ（またはＶＢＥ）だけレ
ベルシフトされる。この２段にレベルシフトされた電圧
が参照電位ＶＢＢＩとして出力される。
またＶＢＢＩ発生回路６として第４図に示す回路構成を
用いることもできる。
用いることもできる。
第４図に示すＶＢＢＩ発生回路６は、内部配線７を介し
て第１の参照電位ＶＢＢＯをそのベースにおけるｎｐｎ
バイポーラトランジスタ１２１と、バイポーラトランジ
スタ１２１のエミッタにその一方端が接続され、その他
方端がバイポーラトランジスタ１０２のベースおよび定
電流源３１０に接続される抵抗２１０と、そのコレクタ
がバイポーラトランジスタ１２１のエミッタに接続され
、そのベースが抵抗２１０の他方端および定電流源３１
０に接続され、そのエミッタが内部出力配線８に接続さ
れるｎｐｎバイポーラトランジスタ１０２と、内部ＶＥ
Ｅ配線１２と内部出力配線８との間に接続される定電流
源３０３とを含む。この回路構成においては、バイポー
ラトランジスタ１０２から出力される参照電位ＶＢＢＩ
では、参照電位ＶＢＢＯは、エミッタフォロアトランジ
スタ１２１におけるエミッターベース間電圧降下ＶＢＥ
１と抵抗２１０における電圧降下と、バイポーラトラン
ジスタ１０２におけるベース−エミッタ間電圧降下だけ
レベルシフトを受ける。
て第１の参照電位ＶＢＢＯをそのベースにおけるｎｐｎ
バイポーラトランジスタ１２１と、バイポーラトランジ
スタ１２１のエミッタにその一方端が接続され、その他
方端がバイポーラトランジスタ１０２のベースおよび定
電流源３１０に接続される抵抗２１０と、そのコレクタ
がバイポーラトランジスタ１２１のエミッタに接続され
、そのベースが抵抗２１０の他方端および定電流源３１
０に接続され、そのエミッタが内部出力配線８に接続さ
れるｎｐｎバイポーラトランジスタ１０２と、内部ＶＥ
Ｅ配線１２と内部出力配線８との間に接続される定電流
源３０３とを含む。この回路構成においては、バイポー
ラトランジスタ１０２から出力される参照電位ＶＢＢＩ
では、参照電位ＶＢＢＯは、エミッタフォロアトランジ
スタ１２１におけるエミッターベース間電圧降下ＶＢＥ
１と抵抗２１０における電圧降下と、バイポーラトラン
ジスタ１０２におけるベース−エミッタ間電圧降下だけ
レベルシフトを受ける。
第５図はＶＢＢＩ発生回路の他の構成例を示す図である
。この第５図に示すＶＢＢＩ発生回路は、内部配線７を
介して与えられる第１の参照電位ＶＢＢＯをそのベース
に受けるｎｐｎバイポーラトランジスタ１２１と、バイ
ポーラトランジスタ１２１のエミッタに結合されるエミ
ッタ抵抗２１０と、抵抗２１０に結合される定電流源３
１０と、抵抗２１０の他端がベースに接続され、そのコ
レクタが内部ｖＣＣ配線４に接続され、そのエミッタが
内部出力配線８に接続されるｎｐｎバイポーラトランジ
スタ１０２と、ｎｐｎバイポーラトランジスタ１０２の
エミッタに接続される定電流源３０３とを含む。この構
成においても第４図に示す回路と同様に所望の第２の参
照電位ＶＢＢＩ発生回路を得ることができる。
。この第５図に示すＶＢＢＩ発生回路は、内部配線７を
介して与えられる第１の参照電位ＶＢＢＯをそのベース
に受けるｎｐｎバイポーラトランジスタ１２１と、バイ
ポーラトランジスタ１２１のエミッタに結合されるエミ
ッタ抵抗２１０と、抵抗２１０に結合される定電流源３
１０と、抵抗２１０の他端がベースに接続され、そのコ
レクタが内部ｖＣＣ配線４に接続され、そのエミッタが
内部出力配線８に接続されるｎｐｎバイポーラトランジ
スタ１０２と、ｎｐｎバイポーラトランジスタ１０２の
エミッタに接続される定電流源３０３とを含む。この構
成においても第４図に示す回路と同様に所望の第２の参
照電位ＶＢＢＩ発生回路を得ることができる。
なおこの第４図および第５図に示す回路構成においてバ
イポーラトランジスタ１２１のベースに所定のバイアス
電位ＶＢを与え抵抗２１０および定電流源３１０からな
る回路をＶＢＢＯ発生回路として用いれば、この第１の
参照電位ＶＢＢＯに対する内部ＶＣＣ配線における配線
抵抗の影響が抑制され、より安定な参照電位ＶＢＢＩを
得ることができる。この場合、バイアス電位ＶＢは内部
ＶＣＣ配線における配線抵抗の影響を抑制することがで
きればよく、第６図に示すようなＶＢＢＯ発生回路出力
を用いることができる。
イポーラトランジスタ１２１のベースに所定のバイアス
電位ＶＢを与え抵抗２１０および定電流源３１０からな
る回路をＶＢＢＯ発生回路として用いれば、この第１の
参照電位ＶＢＢＯに対する内部ＶＣＣ配線における配線
抵抗の影響が抑制され、より安定な参照電位ＶＢＢＩを
得ることができる。この場合、バイアス電位ＶＢは内部
ＶＣＣ配線における配線抵抗の影響を抑制することがで
きればよく、第６図に示すようなＶＢＢＯ発生回路出力
を用いることができる。
第６図に示すＶＢＢＯ発生回路５は、内部■ＣＣ配線４
に接続される配線９０を含む。すなわち内部配線７が直
接内部ｖＣＣ配線４に接続される。
に接続される配線９０を含む。すなわち内部配線７が直
接内部ｖＣＣ配線４に接続される。
この場合においても、配線７と内部ＶＣＣ配線４との間
の配線９０の配線長は最小であり、そこにおける配線抵
抗における影響を抑制することができる。
の配線９０の配線長は最小であり、そこにおける配線抵
抗における影響を抑制することができる。
この第６図に示すＶＢＢＯ発生回路５を用いれば、第４
図および第５図に示すＶＢＢＩ発生回路のバイポーラト
ランジスタ１２１のベースへ直接内部配線を接続するだ
けでよく、参照電位ＶＢＢＯが抵抗２１０を介して発生
されることになり、参照電位ＶＢＢＯに含まれる内部■
ＣＣ配線４における配線抵抗の影響すなわち電圧降下Δ
■４を最小限に抑制することができる。
図および第５図に示すＶＢＢＩ発生回路のバイポーラト
ランジスタ１２１のベースへ直接内部配線を接続するだ
けでよく、参照電位ＶＢＢＯが抵抗２１０を介して発生
されることになり、参照電位ＶＢＢＯに含まれる内部■
ＣＣ配線４における配線抵抗の影響すなわち電圧降下Δ
■４を最小限に抑制することができる。
さらにＥＣＬ人カバッファ回路についても参照電位ＶＢ
ＢＩにより論理しきい値が決定される構成であればどの
ような回路構成であってもよい。
ＢＩにより論理しきい値が決定される構成であればどの
ような回路構成であってもよい。
さらに、ＥＣＬ人カバッファ回路に限定されず、参照電
位ＶＢＢＩにより入力論理しきい値が決定される回路構
成であればＥＣＬ、ＴＴＬ、ＭＯ８回路いずれの論理回
路であっても上記実施例と同様の効果を得ることができ
る。
位ＶＢＢＩにより入力論理しきい値が決定される回路構
成であればＥＣＬ、ＴＴＬ、ＭＯ８回路いずれの論理回
路であっても上記実施例と同様の効果を得ることができ
る。
次に、電源電圧ＶＣＣおよびＶＥＨの変動による影響を
除去する構成について説明する。
除去する構成について説明する。
第７図はこの発明の他の実施例である半導体集積回路の
チップ上のレイアウトを示す図である。
チップ上のレイアウトを示す図である。
この半導体集積回路は第１９図に示す半導体集積回路の
レイアウトに対応する。第７図において、半導体集積回
路は、ｖＣＣパッド２の近傍に配設され、内部ｖＣＣ配
線４と内部ＶＥＥ配線１２とから電源電圧を供給され、
ＥＣＬ論理回路の電流・電圧変換手段となる抵抗の一方
端電位を所定電位にクランプするためのクランプ電位を
発生する第１のクランプ電位発生回路１６と、ＶＥＥパ
ッド３近傍に配設され、内部■ＣＣ配線４および内部Ｖ
ＥＥ配線１２から動作電源電圧を供給され、ＥＣＬ論理
回路に含まれる定電流源の電流供給端子を第２のクラン
プ電位にクランプするためのクランプ電位を発生する第
２のクランプ電位発生回路１９を含む。この第１および
第２のクランプ電位発生回路１６および１９からのクラ
ンプ電位は入力バッファ回路１０ａおよび１０ｂならび
にＥＣＬ論理回路１５へ内部配線１３および１８を介し
てそれぞれ与えられる。なお入力バッファ回路１０ａお
よび１０ｂが示されているが、これはＥＣＬ論理回路で
あればよい。
レイアウトに対応する。第７図において、半導体集積回
路は、ｖＣＣパッド２の近傍に配設され、内部ｖＣＣ配
線４と内部ＶＥＥ配線１２とから電源電圧を供給され、
ＥＣＬ論理回路の電流・電圧変換手段となる抵抗の一方
端電位を所定電位にクランプするためのクランプ電位を
発生する第１のクランプ電位発生回路１６と、ＶＥＥパ
ッド３近傍に配設され、内部■ＣＣ配線４および内部Ｖ
ＥＥ配線１２から動作電源電圧を供給され、ＥＣＬ論理
回路に含まれる定電流源の電流供給端子を第２のクラン
プ電位にクランプするためのクランプ電位を発生する第
２のクランプ電位発生回路１９を含む。この第１および
第２のクランプ電位発生回路１６および１９からのクラ
ンプ電位は入力バッファ回路１０ａおよび１０ｂならび
にＥＣＬ論理回路１５へ内部配線１３および１８を介し
てそれぞれ与えられる。なお入力バッファ回路１０ａお
よび１０ｂが示されているが、これはＥＣＬ論理回路で
あればよい。
第８図に入力バッファ回路１０ａ、１０ｂおよび内部Ｅ
ＣＬ論理回路１５の構成を示す。この第８図に示す回路
構成は第２０図に示す回路構成に対応し、対応する部分
には同一の参照番号が付されている。第８図と第２０図
とを比較すれば明らかなように、この発明による半導体
集積回路の入力バッファ回路１０ａおよび１０ｂは、第
１のクランプ電位発生回路１６から第１の内部クランプ
配線１３を介して与えられる第１のクランプ電位をベー
スに受けるｎｐｎバイポーラトランジスタ１１３ａおよ
び１１３ｂを含む。バイポーラトランジスタ１１３ａお
よび１１３ｂはそのコレクタが内部■ＣＣ配線４に接続
され、そのエミッタが対応の抵抗２０５ａ、２０６ａお
よび２０５ ｂ。
ＣＬ論理回路１５の構成を示す。この第８図に示す回路
構成は第２０図に示す回路構成に対応し、対応する部分
には同一の参照番号が付されている。第８図と第２０図
とを比較すれば明らかなように、この発明による半導体
集積回路の入力バッファ回路１０ａおよび１０ｂは、第
１のクランプ電位発生回路１６から第１の内部クランプ
配線１３を介して与えられる第１のクランプ電位をベー
スに受けるｎｐｎバイポーラトランジスタ１１３ａおよ
び１１３ｂを含む。バイポーラトランジスタ１１３ａお
よび１１３ｂはそのコレクタが内部■ＣＣ配線４に接続
され、そのエミッタが対応の抵抗２０５ａ、２０６ａお
よび２０５ ｂ。
２０６ｂにそれぞれ接続される。
このバイポーラトランジスタ１１３ａおよび１１３ｂは
、電流／電圧変換手段である抵抗２０５ａおよび２０６
ａ ｓならびに２０５ｂおよび２０６ｂの一方端を所
定の電位にクランプする。この内部クランプ電位配線１
３には配線抵抗１３ａが付随している。他の構成は第２
０図に示す回路構成と同様である。
、電流／電圧変換手段である抵抗２０５ａおよび２０６
ａ ｓならびに２０５ｂおよび２０６ｂの一方端を所
定の電位にクランプする。この内部クランプ電位配線１
３には配線抵抗１３ａが付随している。他の構成は第２
０図に示す回路構成と同様である。
ここで、第２の参照電位ＶＢＢＩおよび第３の参照電位
ＶＢＢ２は、この参照電位ＶＢＢ１．ＶＢＢ２と電源電
圧ＶＣＣとの差が第２の電源電圧ＶＥＥの変動に対して
常に一定になるように設定されている。内部ＶＥＥ配線
１２には配線抵抗１２ａおよび１２ｂが付随している。
ＶＢＢ２は、この参照電位ＶＢＢ１．ＶＢＢ２と電源電
圧ＶＣＣとの差が第２の電源電圧ＶＥＥの変動に対して
常に一定になるように設定されている。内部ＶＥＥ配線
１２には配線抵抗１２ａおよび１２ｂが付随している。
次に動作について説明する。
第１のクランプ電位発生回路１６は、そのクランプ電位
と■ＣＣ配線における電圧■ｃｃとの電位差が第２の電
源電圧ＶＥＥの変動に対して一定となるように設定され
たクランプ電位を発生し内部配線１３上に与える。入力
信号パッド９ａまたは９ｂにハイレベルの信号ＶＩＨが
与えられた場合、このハイレベルの信号ＶＩＨのレベル
が第２の参照電位ＶＢＢＩよりも高ければ、バイポーラ
トランジスタ１０７ａまたは１０７ｂが“オン”状態と
なり、バイポーラトランジスタ１０８ａまたは１０８ｂ
がオフ状態となる。これによりハイレベルの信号が与え
られた入力バッファ回路におけるバイポーラトランジス
タ１０８ （１０８ａまたは１０８ｂ）のコレクタの電
位はハイレベルとなり、バイポーラトランジスタ１０９
（１０９ａまたは１０９ ｂ）のエミッタすなわち入
力バッファ回路１０ａまたは１０ｂの出力１７ａまたは
１７ｂはハイレベルとなる。今、第１のクランプ電位発
生回路１６が発生するクランプ電位をＶ（１６）とし、
内部配線１３における電圧降下をΔＶ１３とすると、内
部配線１３の電位Ｖ（１３）は、Ｖ （１３） ＝Ｖ
（１６）−ΔＶ１３で与えられる。バイポーラトランジ
スタ１１３ａまたは１１３ｂのエミッタ電位は、このバ
イポーラトランジスタ１１３ ａ （１１３ｂ）のベー
ス−エミッタ間電圧をＶＢＥとすると、Ｖ（１６）−Ｖ
ＢＥ−ΔＶ１３にクランプされる。
と■ＣＣ配線における電圧■ｃｃとの電位差が第２の電
源電圧ＶＥＥの変動に対して一定となるように設定され
たクランプ電位を発生し内部配線１３上に与える。入力
信号パッド９ａまたは９ｂにハイレベルの信号ＶＩＨが
与えられた場合、このハイレベルの信号ＶＩＨのレベル
が第２の参照電位ＶＢＢＩよりも高ければ、バイポーラ
トランジスタ１０７ａまたは１０７ｂが“オン”状態と
なり、バイポーラトランジスタ１０８ａまたは１０８ｂ
がオフ状態となる。これによりハイレベルの信号が与え
られた入力バッファ回路におけるバイポーラトランジス
タ１０８ （１０８ａまたは１０８ｂ）のコレクタの電
位はハイレベルとなり、バイポーラトランジスタ１０９
（１０９ａまたは１０９ ｂ）のエミッタすなわち入
力バッファ回路１０ａまたは１０ｂの出力１７ａまたは
１７ｂはハイレベルとなる。今、第１のクランプ電位発
生回路１６が発生するクランプ電位をＶ（１６）とし、
内部配線１３における電圧降下をΔＶ１３とすると、内
部配線１３の電位Ｖ（１３）は、Ｖ （１３） ＝Ｖ
（１６）−ΔＶ１３で与えられる。バイポーラトランジ
スタ１１３ａまたは１１３ｂのエミッタ電位は、このバ
イポーラトランジスタ１１３ ａ （１１３ｂ）のベー
ス−エミッタ間電圧をＶＢＥとすると、Ｖ（１６）−Ｖ
ＢＥ−ΔＶ１３にクランプされる。
このとき出力１７ａまたは１７ｂのハイレベルＶｌ ７
Ｈは、 Ｖｌ ７Ｈ＝Ｖ （１６）−２ＶＢＥ−４Ｖ１３、で与
えられる。逆に入力信号パッド９ａまたは９ｂにローレ
ベルの信号ＶＩＬが与えられた場合、このローレベルの
信号ＶＩＬのレベルが第２の参照電位ＶＢＢＩよりも低
ければ、バイポーラトランジスタ１０７ａまたは１０７
ｂが“オフ”状態となり、バイポーラトランジスタ１０
８ａまたは１０８ｂが“オン”状態となり、それにより
バイポーラトランジスタ１０８ａまたは１０８ｂのコレ
クタの電位はローレベルとなり、入力バッファ回路１０
ａまたは１０ｂの出力１７ａまたは１７ｂはローレベル
となる。
Ｈは、 Ｖｌ ７Ｈ＝Ｖ （１６）−２ＶＢＥ−４Ｖ１３、で与
えられる。逆に入力信号パッド９ａまたは９ｂにローレ
ベルの信号ＶＩＬが与えられた場合、このローレベルの
信号ＶＩＬのレベルが第２の参照電位ＶＢＢＩよりも低
ければ、バイポーラトランジスタ１０７ａまたは１０７
ｂが“オフ”状態となり、バイポーラトランジスタ１０
８ａまたは１０８ｂが“オン”状態となり、それにより
バイポーラトランジスタ１０８ａまたは１０８ｂのコレ
クタの電位はローレベルとなり、入力バッファ回路１０
ａまたは１０ｂの出力１７ａまたは１７ｂはローレベル
となる。
今抵抗２０６ａおよび２０６ｂの抵抗値をＲ２０６とし
、定電流源３０６ａおよび３０６ｂに流れる電流をｌ３
０６とすると、出力１７ａまたは１７ｂ（７）ロー１ｚ
ベルＶ１７Ｌは、Ｖ１７Ｌ＝Ｖ （１６）−Ｒ２０６−
１３０６−２−ＶＢＥ−ΔＶ１３ で与えられる。第２の参照電位ＶＢＢＩはＶＩＬ＜ＶＢ
ＢＩ＜ＶＩＨとなるように設定されていればこの入力バ
ッフ７回路１０ａおよび１０ｂは正常に動作する。前述
のごとく入力バッファ回路１０ａおよび１０ｂのスイッ
チング速度は、その出力振幅Ｖ１７Ｈ−Ｖ１７Ｌ＝Ｒ２
０６・ｌ３０６が小さいほど速く、また第２の参照電位
ＶＢＢＩがこのローレベルＶＩＬとハイレベルＶＩＨの
中心値からずれるほど遅くなる。
、定電流源３０６ａおよび３０６ｂに流れる電流をｌ３
０６とすると、出力１７ａまたは１７ｂ（７）ロー１ｚ
ベルＶ１７Ｌは、Ｖ１７Ｌ＝Ｖ （１６）−Ｒ２０６−
１３０６−２−ＶＢＥ−ΔＶ１３ で与えられる。第２の参照電位ＶＢＢＩはＶＩＬ＜ＶＢ
ＢＩ＜ＶＩＨとなるように設定されていればこの入力バ
ッフ７回路１０ａおよび１０ｂは正常に動作する。前述
のごとく入力バッファ回路１０ａおよび１０ｂのスイッ
チング速度は、その出力振幅Ｖ１７Ｈ−Ｖ１７Ｌ＝Ｒ２
０６・ｌ３０６が小さいほど速く、また第２の参照電位
ＶＢＢＩがこのローレベルＶＩＬとハイレベルＶＩＨの
中心値からずれるほど遅くなる。
この場合、内部配線１３には、トランジスタ１１３の電
流増幅率ｈＦＥが十分大きければ、内部電源■ＣＣ配線
に流れる電流に比べると遥かに小さな電流しか流れない
。内部配線１３の配線抵抗は、内部電源ｖＣＣ配線より
その配線幅を太くすることができないため抵抗値は大き
くなるものの、そこを流れる電流が小さいため、配線１
３における電圧降下ΔＶ１３は無視できるほど小さくな
る。
流増幅率ｈＦＥが十分大きければ、内部電源■ＣＣ配線
に流れる電流に比べると遥かに小さな電流しか流れない
。内部配線１３の配線抵抗は、内部電源ｖＣＣ配線より
その配線幅を太くすることができないため抵抗値は大き
くなるものの、そこを流れる電流が小さいため、配線１
３における電圧降下ΔＶ１３は無視できるほど小さくな
る。
したがって、このクランプ電位Ｖ（１３）に及ぼす配線
抵抗による電圧降下ΔＶ１３の影響は無視することがで
き、一定のクランプ電位Ｖ（１３）’を供給することが
できる。
抵抗による電圧降下ΔＶ１３の影響は無視することがで
き、一定のクランプ電位Ｖ（１３）’を供給することが
できる。
また同様にこの定電流源３０６ａ、３０７ａ。
３０６ｂおよび３０７ｂの一方端電位が所定電位にクラ
ンプされていればそこを流れる電流も小さくなるため、
同様に出力１７ａおよび１７ｂのローレベルに及ぼす配
線抵抗に起因する電圧降下の影響を無視することができ
ることになり、電源ＶＥＥ配線１２における電圧降下の
影響を除去することができる。この間の事情について次
にクランプ電位発生回路の回路構成を具体的に示して説
明する。
ンプされていればそこを流れる電流も小さくなるため、
同様に出力１７ａおよび１７ｂのローレベルに及ぼす配
線抵抗に起因する電圧降下の影響を無視することができ
ることになり、電源ＶＥＥ配線１２における電圧降下の
影響を除去することができる。この間の事情について次
にクランプ電位発生回路の回路構成を具体的に示して説
明する。
第９図は第１のクランプ電位発生回路の構成の一例を示
す図である。第９図に示す第１のクランプ電位発生回路
１６は、抵抗２０９と定電流源３０９を含む。抵抗２０
９の一方端子は内部■ＣＣ配線４に接続され、その他方
端が定電流源３０９および内部クランプ電位伝達用配線
１３に接続される。この第１のクランプ電位発生回路は
第７図に示すように■ＣＣパッド２の近傍に設けられて
おり、抵抗２０９から内部配線１３へ伝達されるクラン
プ電位における内部ｖＣＣ配線４における電圧降下は無
視できる値であり、この場合クランプ電位Ｖ（１６）は
、 Ｖ （１６）＝−Ｒ２０９−Ｉ ３０９となる。ここで
Ｒ２０９は抵抗２０９の抵抗値であり、■３０９は定電
流源３０９を流れる電流である。
す図である。第９図に示す第１のクランプ電位発生回路
１６は、抵抗２０９と定電流源３０９を含む。抵抗２０
９の一方端子は内部■ＣＣ配線４に接続され、その他方
端が定電流源３０９および内部クランプ電位伝達用配線
１３に接続される。この第１のクランプ電位発生回路は
第７図に示すように■ＣＣパッド２の近傍に設けられて
おり、抵抗２０９から内部配線１３へ伝達されるクラン
プ電位における内部ｖＣＣ配線４における電圧降下は無
視できる値であり、この場合クランプ電位Ｖ（１６）は
、 Ｖ （１６）＝−Ｒ２０９−Ｉ ３０９となる。ここで
Ｒ２０９は抵抗２０９の抵抗値であり、■３０９は定電
流源３０９を流れる電流である。
定電流源３０９が発生する電流■３０９は電源電圧ＶＥ
ＥおよびｖＣＣの変動によらず一定である。
ＥおよびｖＣＣの変動によらず一定である。
第１０図は第１のクランプ電位発生回路１６の他の構成
例を示す図である。この第１０図に示す第１のクランプ
電位発生回路１６では、内部電源ｖＣＣ配線４に配線１
３が直接接続される。この場合、第１のクランプ電位１
６が発生するクランプ電位は内部ＶＣＣ配線４における
電圧ＶＣＣそのものであり、ｖＣＣパッド２近傍に設け
られていれば０■である。
例を示す図である。この第１０図に示す第１のクランプ
電位発生回路１６では、内部電源ｖＣＣ配線４に配線１
３が直接接続される。この場合、第１のクランプ電位１
６が発生するクランプ電位は内部ＶＣＣ配線４における
電圧ＶＣＣそのものであり、ｖＣＣパッド２近傍に設け
られていれば０■である。
この第９図および第１０に示す第１のクランプ電位発生
回路１６は、その第２の電源電圧ＶＥＥは内部ＶＥＥ配
線１２を介して与えられる。この第９図および第１０図
に示す第１のクランプ電位発生回路はともに、その発生
する第１のクランプ電位と電源ＶＣＣ配線４に与えられ
る第１の電源電圧ｖＣＣとの電位差が当然ながら、第２
の電源電圧ＶＥＥの変動に対して一定になるように設定
されたクランプ電位を配線１３へ与える。
回路１６は、その第２の電源電圧ＶＥＥは内部ＶＥＥ配
線１２を介して与えられる。この第９図および第１０図
に示す第１のクランプ電位発生回路はともに、その発生
する第１のクランプ電位と電源ＶＣＣ配線４に与えられ
る第１の電源電圧ｖＣＣとの電位差が当然ながら、第２
の電源電圧ＶＥＥの変動に対して一定になるように設定
されたクランプ電位を配線１３へ与える。
第１１Ａ図ないし第１１Ｃ図に定電流源３０６゜３０７
．３０８および３０９の回路構成を示す。
．３０８および３０９の回路構成を示す。
この第１１Ａ図、第１１Ｂ図および第１１Ｃ図は第１７
Ａ図ないし第１７Ｃ図に示す定電流回路に対応する回路
を示すが、いずれも内部ＶＥＥ配線１２に対する電位差
が一定に保持されるように設定された参照電位ｖＣ８と
バイポーラトランジスタ１１５のエミッタ電位との電位
差により決定される定電流を電流供給端子２０に接続さ
れた素子へ供給する。バイポーラトランジスタ１１５は
ｐｎｐバイポーラトランジスタであり、そのベースに接
続された内部配線１８１＼与えられるクランプ電位によ
りそのエミッタ電位をクランプする。この内部配線１８
へは第２のクランプ電位発生回路１９からの第２のクラ
ンプ電位が伝達される。この第１１Ａ図ないし第１１Ｃ
図に示す定電流源はその動作は同様である。参照電位ｖ
Ｃ８は、内部ＶＥＥ配線１２へ伝達される第２の電源電
圧ＶＥＥとこの参照電位ＶＣ８との電位差ＶＤ Ｉ Ｆ
＝ＶＥＥ−ＶＣＳが第２の電源電圧ＶＥＨの変化に対し
て一定に保たれるように設定されている。この参照電位
ＶＣ８は第１８ＦＩ！Ｊに示すｖＣ８発生回路から発生
される。
Ａ図ないし第１７Ｃ図に示す定電流回路に対応する回路
を示すが、いずれも内部ＶＥＥ配線１２に対する電位差
が一定に保持されるように設定された参照電位ｖＣ８と
バイポーラトランジスタ１１５のエミッタ電位との電位
差により決定される定電流を電流供給端子２０に接続さ
れた素子へ供給する。バイポーラトランジスタ１１５は
ｐｎｐバイポーラトランジスタであり、そのベースに接
続された内部配線１８１＼与えられるクランプ電位によ
りそのエミッタ電位をクランプする。この内部配線１８
へは第２のクランプ電位発生回路１９からの第２のクラ
ンプ電位が伝達される。この第１１Ａ図ないし第１１Ｃ
図に示す定電流源はその動作は同様である。参照電位ｖ
Ｃ８は、内部ＶＥＥ配線１２へ伝達される第２の電源電
圧ＶＥＥとこの参照電位ＶＣ８との電位差ＶＤ Ｉ Ｆ
＝ＶＥＥ−ＶＣＳが第２の電源電圧ＶＥＨの変化に対し
て一定に保たれるように設定されている。この参照電位
ＶＣ８は第１８ＦＩ！Ｊに示すｖＣ８発生回路から発生
される。
ｐｎｐバイポーラトランジスタ１１５のクランプ電位は
第１３図に示す第２のクランプ電位発生回路１９から発
生される。第１３図における第２のクランプ電位発生回
路１９では、内部ＶＢＥ配線１２へ内部配線１８が直接
接続される。したがって、このｐｎｐバイポーラトラン
ジスタ１８はそのベースとコレクタが接続された形とな
り、ダイオードと同様の動作をする。今、ｐｎｐバイポ
ーラトランジスタ１１５のベース−エミッタ関電圧をＶ
ＢＥＰとし、内部配線１８における電圧降下をΔＶ１８
とすると、ｐＩ’ｌｌ）バイポーラトランジスタのエミ
ッタの電位は、 ＶＥＥ＋ＶＢＥＰ＋ΔＶ１８ にクランプされる。この第１１Ａ図ないし第１１Ｃ図に
示す定電流源の電流供給端子２０に供給される定電流■
は、参照電位■Ｃ８とｐｎｐバイポーラトランジスタの
エミッタ電位との電位差により決定される。正の比例定
数をａとして、第１１Ａ図に示す場合、定電流Ｉは、 Ｉ＝ａ・ （ＶＥＥ＋ＶＢＥＰ＋ＶＢＥ＋ΔＶ１８−Ｖ
ＣＳ） ＝ａ ・（ＶＤＩ Ｆ＋ＶＢＥＰ＋ＶＢＥ＋ΔＶ１８）
で与えられる。第１１Ｂ図に示す定電流源の場合、定電
流Ｉは、 Ｊ＝ａ’ （ＶＤＩＦ＋ＶＢＥＰ 十ΔＶ１８）２ で与えられる。第１１Ｃ図に示す定電流源の場合定電流
Ｉは、 １＝ａ’ （ＶＤＩ Ｆ＋ＶＢＥＰ十ＶＢＥ十ΔＶ
１８） で与えられる。金策８図に示す定電流源３０６ ａ。
第１３図に示す第２のクランプ電位発生回路１９から発
生される。第１３図における第２のクランプ電位発生回
路１９では、内部ＶＢＥ配線１２へ内部配線１８が直接
接続される。したがって、このｐｎｐバイポーラトラン
ジスタ１８はそのベースとコレクタが接続された形とな
り、ダイオードと同様の動作をする。今、ｐｎｐバイポ
ーラトランジスタ１１５のベース−エミッタ関電圧をＶ
ＢＥＰとし、内部配線１８における電圧降下をΔＶ１８
とすると、ｐＩ’ｌｌ）バイポーラトランジスタのエミ
ッタの電位は、 ＶＥＥ＋ＶＢＥＰ＋ΔＶ１８ にクランプされる。この第１１Ａ図ないし第１１Ｃ図に
示す定電流源の電流供給端子２０に供給される定電流■
は、参照電位■Ｃ８とｐｎｐバイポーラトランジスタの
エミッタ電位との電位差により決定される。正の比例定
数をａとして、第１１Ａ図に示す場合、定電流Ｉは、 Ｉ＝ａ・ （ＶＥＥ＋ＶＢＥＰ＋ＶＢＥ＋ΔＶ１８−Ｖ
ＣＳ） ＝ａ ・（ＶＤＩ Ｆ＋ＶＢＥＰ＋ＶＢＥ＋ΔＶ１８）
で与えられる。第１１Ｂ図に示す定電流源の場合、定電
流Ｉは、 Ｊ＝ａ’ （ＶＤＩＦ＋ＶＢＥＰ 十ΔＶ１８）２ で与えられる。第１１Ｃ図に示す定電流源の場合定電流
Ｉは、 １＝ａ’ （ＶＤＩ Ｆ＋ＶＢＥＰ十ＶＢＥ十ΔＶ
１８） で与えられる。金策８図に示す定電流源３０６ ａ。
３０６ｂ、３０７ａ、３０７ｂおよび３０８に示す定電
流源として第１１Ａ図に示す定電流源を用いかつ第１の
クランプ電位発生回路として第１０図に示す第１のクラ
ンプ電位発生回路を用いた場合、クランプ電位Ｖ （１
６）＝０となるため、入力バッファ回路１０ ａ、
１０ ｂのそれぞれの出力１７ａおよび１７ｂのローレ
ベルＶ１７Ｌは、ｖ１７Ｌ＝−ａ−Ｒ２０６・ （■Ｄ
ＩＦ十■ＢＥＰ＋ＶＢＥ＋ΔＶ１８）−２ＶＢＥ−ΔＶ
１３で表わされる。またこの出力１７ａおよび１７ｂの
ハイレベルＶ１７Ｈは、 Ｖ１７Ｈ＝−２ＶＢＥ−ΔＶＩ３ で表わされる。内部配線１３および１８に流れる電流は
それぞれバイポーラトランジスタ１１３ａおよび１１３
ｂに流れるベース、電流およびｐｎｐバイポーラトラン
ジスタ１１５のベース電流である。バイポーラトランジ
スタ１１３および１１５の電流増幅率ｈＦＥが十分に大
きければ、このベース電流は内部ＶＣＣ配線４および内
部ＶＥＥ配線１２に流れる電流に比べるとはるかに小さ
く無視できる程度である。内部配線１３および１８の配
線抵抗はその配線幅が内部ＶＥＥ配線１２および内部■
ＣＣ配線４の配線幅よりも狭（その配線抵抗値は大きい
ものの、内部配線１３および１８に流れる電流がごく僅
かであるため、この内部配線１３および１８における電
圧降下ΔＶ１３および△Ｖ１８は無視できるほど小さく
なる。
流源として第１１Ａ図に示す定電流源を用いかつ第１の
クランプ電位発生回路として第１０図に示す第１のクラ
ンプ電位発生回路を用いた場合、クランプ電位Ｖ （１
６）＝０となるため、入力バッファ回路１０ ａ、
１０ ｂのそれぞれの出力１７ａおよび１７ｂのローレ
ベルＶ１７Ｌは、ｖ１７Ｌ＝−ａ−Ｒ２０６・ （■Ｄ
ＩＦ十■ＢＥＰ＋ＶＢＥ＋ΔＶ１８）−２ＶＢＥ−ΔＶ
１３で表わされる。またこの出力１７ａおよび１７ｂの
ハイレベルＶ１７Ｈは、 Ｖ１７Ｈ＝−２ＶＢＥ−ΔＶＩ３ で表わされる。内部配線１３および１８に流れる電流は
それぞれバイポーラトランジスタ１１３ａおよび１１３
ｂに流れるベース、電流およびｐｎｐバイポーラトラン
ジスタ１１５のベース電流である。バイポーラトランジ
スタ１１３および１１５の電流増幅率ｈＦＥが十分に大
きければ、このベース電流は内部ＶＣＣ配線４および内
部ＶＥＥ配線１２に流れる電流に比べるとはるかに小さ
く無視できる程度である。内部配線１３および１８の配
線抵抗はその配線幅が内部ＶＥＥ配線１２および内部■
ＣＣ配線４の配線幅よりも狭（その配線抵抗値は大きい
ものの、内部配線１３および１８に流れる電流がごく僅
かであるため、この内部配線１３および１８における電
圧降下ΔＶ１３および△Ｖ１８は無視できるほど小さく
なる。
たとえば、入力バッファ回路１４ａおよび１０ｂの間の
配線１３および１８の配線抵抗を１００Ωとし、配線１
３および１８に流れる電流値を０゜１ｍＡとすると、 △Ｖ１３＝ΔＶ１８＝Ｏ，ＯＩＶ。
配線１３および１８の配線抵抗を１００Ωとし、配線１
３および１８に流れる電流値を０゜１ｍＡとすると、 △Ｖ１３＝ΔＶ１８＝Ｏ，ＯＩＶ。
であり、ベース−エミッタ間電圧ＶＢＥ （０，７Ｖ程
度）およびＶＤＩＦ （−０，７Ｖ程度；トランジスタ
Ｑ１〜Ｑ５のベース−エミッタ間電圧■ＢＥをすべて等
しいとする）に比べてこの配線１３および１８における
電圧降下△Ｖ１３およびΔＶ１８は無視することができ
るほど小さいといえる。
度）およびＶＤＩＦ （−０，７Ｖ程度；トランジスタ
Ｑ１〜Ｑ５のベース−エミッタ間電圧■ＢＥをすべて等
しいとする）に比べてこの配線１３および１８における
電圧降下△Ｖ１３およびΔＶ１８は無視することができ
るほど小さいといえる。
したがって、このような第１および第２のクランプ電位
発生回路により、入力バッファ回路における電流／電圧
変換手段である抵抗の一方端電位および定電流源から電
流供給を受ける端子の電位を第１および第２のクランプ
電位手段によりクランプすれば、配線抵抗に起因する電
圧降下の入力バッファ回路の出力レベルに及ぼす影響を
無視することができる。したがって、配線抵抗による入
力バッファ回路１０ａおよび１． Ｏｂの出力レベルの
半導体チップ上の位置によるばらつきを何ら考慮する必
要がなく、ＶＢＢ２発生回路の性能により決定されるＥ
ＣＬ論理回路１５が正常に動作する範囲の限界値にまで
入力バッファ回路１０ａおよび１０ｂの出力振幅を小さ
くすることが可能となり、入力バッファ回路１０ａおよ
び１０ｂならびにＥＣＬ論理回路１５の動作を高速化す
ることができる。また、入力バッファ回路１０ａおよび
１０ｂの出力振幅を従来の半導体集積回路のそれと同程
度の値に設定すれば、ＥＣＬ論理回路１５の動作マージ
ンを十分に確保することができる。
発生回路により、入力バッファ回路における電流／電圧
変換手段である抵抗の一方端電位および定電流源から電
流供給を受ける端子の電位を第１および第２のクランプ
電位手段によりクランプすれば、配線抵抗に起因する電
圧降下の入力バッファ回路の出力レベルに及ぼす影響を
無視することができる。したがって、配線抵抗による入
力バッファ回路１０ａおよび１． Ｏｂの出力レベルの
半導体チップ上の位置によるばらつきを何ら考慮する必
要がなく、ＶＢＢ２発生回路の性能により決定されるＥ
ＣＬ論理回路１５が正常に動作する範囲の限界値にまで
入力バッファ回路１０ａおよび１０ｂの出力振幅を小さ
くすることが可能となり、入力バッファ回路１０ａおよ
び１０ｂならびにＥＣＬ論理回路１５の動作を高速化す
ることができる。また、入力バッファ回路１０ａおよび
１０ｂの出力振幅を従来の半導体集積回路のそれと同程
度の値に設定すれば、ＥＣＬ論理回路１５の動作マージ
ンを十分に確保することができる。
この第８図に示す入力バッファ回路１０ａおよび１０ｂ
はレベルシフト用のエミッタフォロアトランジスタ１０
９のエミッタから直接ａカを取り出しているか、第１２
図に示すように、このエミッタフォロアトランジスタ１
０９のエミッタ電位をさらにダイオード１１４を用いて
レベルシフトして出力を取出すように構成しても上記実
施例と同様の効果を得ることかできる。
はレベルシフト用のエミッタフォロアトランジスタ１０
９のエミッタから直接ａカを取り出しているか、第１２
図に示すように、このエミッタフォロアトランジスタ１
０９のエミッタ電位をさらにダイオード１１４を用いて
レベルシフトして出力を取出すように構成しても上記実
施例と同様の効果を得ることかできる。
さらに、第１のクランプ電位発生回路１６は、上述の第
９図および第１０図に示す回路構成に限定されるもので
なく、この第１のクランプ電位発生回路の出力Ｖ（１６
）が伝達されるバイポーラトランジスタのエミッタが、
第２の電源電圧ＶＥＥの変動に対して影響を受けない一
定の電位にクランプされる回路構成であればどのような
回路構成であっても上記実施例と同様の効果を得ること
ができる。
９図および第１０図に示す回路構成に限定されるもので
なく、この第１のクランプ電位発生回路の出力Ｖ（１６
）が伝達されるバイポーラトランジスタのエミッタが、
第２の電源電圧ＶＥＥの変動に対して影響を受けない一
定の電位にクランプされる回路構成であればどのような
回路構成であっても上記実施例と同様の効果を得ること
ができる。
また第２のクランプ電位発生回路１９は第１３図に示す
構成に限定されるものではなく、第２のクランプ電位発
生回路１９の出力が伝達されるバイポーラトランジスタ
１１９のエミッタの電位が、それと第２の電源電圧ＶＥ
Ｅとの電位差がこの第２の電源電圧ＶＥＥの変動に対し
て影響を受けず一定の値に保たれる回路構成であれば上
記実施例と同様の効果を得ることができる。
構成に限定されるものではなく、第２のクランプ電位発
生回路１９の出力が伝達されるバイポーラトランジスタ
１１９のエミッタの電位が、それと第２の電源電圧ＶＥ
Ｅとの電位差がこの第２の電源電圧ＶＥＥの変動に対し
て影響を受けず一定の値に保たれる回路構成であれば上
記実施例と同様の効果を得ることができる。
さらに上記実施例においては、ＥＣＬ−ＲＡＭを一例と
し、その信号入力部の構成および動作について説明した
が、これは信号入力部に限定されず、信号出力部、また
は内部の信号処理部の回路であってもよい。
し、その信号入力部の構成および動作について説明した
が、これは信号入力部に限定されず、信号出力部、また
は内部の信号処理部の回路であってもよい。
また、半導体集積回路としてはＥＣＬ−ＲＡＭに限定さ
れず、与えられる信号により電流経路が切換えられるカ
レント・スイッチ回路を含む論理回路であればどのよう
な論理回路であっても上記実施例と同様の効果を得るこ
とができる。
れず、与えられる信号により電流経路が切換えられるカ
レント・スイッチ回路を含む論理回路であればどのよう
な論理回路であっても上記実施例と同様の効果を得るこ
とができる。
［発明の効果］
以上のように第１の発明においては、第１の参照電位発
生回路を第１の電源電圧入力パッド近傍に配設し、かつ
論理回路をグループ化し、各グループごとに第２の参照
電位発生回路を設けるとともに、この第２の参照電位発
生回路を対応の論理回路グループ近傍に配設している。
生回路を第１の電源電圧入力パッド近傍に配設し、かつ
論理回路をグループ化し、各グループごとに第２の参照
電位発生回路を設けるとともに、この第２の参照電位発
生回路を対応の論理回路グループ近傍に配設している。
したがって、第１の参照電位と第１の電源電圧入力パッ
ドとの間の第１の配線の配線抵抗は最小値に設定するこ
とができ、この第１の配線領域における電圧降下を無視
する値に設定することができる。また、第２の参照電位
発生回路から対応の論理回路へ第２の参照電位を伝達す
る第３の配線の配線抵抗を、第１の参照電位発生回路か
らの第１の参照電位を第２の参照電位発生回路へ伝達す
る第２の配線の配線抵抗よりも小さくすることができ、
この第２の配線における電流を消費するトランジスタの
数を第２の参照電位発生回路の数とほぼ同程度とするこ
とができ、この第２の配線における電圧降下を大幅に低
減することができる。また第３の配線の配線抵抗は小さ
いため、この第３の配線における電圧降下も小さい。し
たがって、配線抵抗における電圧降下の第２の参照電位
への影響を抑制することができ、この第２の参照電位を
論理しきい値として動作する論理回路の動作マージンを
広くすることができるとともにこの論理回路の信号遅延
を最小限に抑制することができる半導体集積回路を得る
ことができる。
ドとの間の第１の配線の配線抵抗は最小値に設定するこ
とができ、この第１の配線領域における電圧降下を無視
する値に設定することができる。また、第２の参照電位
発生回路から対応の論理回路へ第２の参照電位を伝達す
る第３の配線の配線抵抗を、第１の参照電位発生回路か
らの第１の参照電位を第２の参照電位発生回路へ伝達す
る第２の配線の配線抵抗よりも小さくすることができ、
この第２の配線における電流を消費するトランジスタの
数を第２の参照電位発生回路の数とほぼ同程度とするこ
とができ、この第２の配線における電圧降下を大幅に低
減することができる。また第３の配線の配線抵抗は小さ
いため、この第３の配線における電圧降下も小さい。し
たがって、配線抵抗における電圧降下の第２の参照電位
への影響を抑制することができ、この第２の参照電位を
論理しきい値として動作する論理回路の動作マージンを
広くすることができるとともにこの論理回路の信号遅延
を最小限に抑制することができる半導体集積回路を得る
ことができる。
この第２の発明においては、第１の電源電圧との電位差
が第２の電源電圧の変動と無関係な一定の値に設定され
るクランプ電位により論理回路の出力レベルが規定され
るように構成したので、第１の電源配線の配線抵抗によ
る第１の電源電圧の電圧降下が論理回路の出力レベルへ
及ぼす影響を抑制することができる。
が第２の電源電圧の変動と無関係な一定の値に設定され
るクランプ電位により論理回路の出力レベルが規定され
るように構成したので、第１の電源配線の配線抵抗によ
る第１の電源電圧の電圧降下が論理回路の出力レベルへ
及ぼす影響を抑制することができる。
第３の発明においては、第２の電源電圧との電位差が第
２の電源電圧の変動と無関係な一定の値に設定されるク
ランプ電位により、定電流回路と第２の電源配線との間
の電位をクランプするように構成したので、第２の電源
配線の配線抵抗による第２の電源電圧の電圧降下が論理
回路の出力レベルへ及ぼす影響を抑制することができる
。
２の電源電圧の変動と無関係な一定の値に設定されるク
ランプ電位により、定電流回路と第２の電源配線との間
の電位をクランプするように構成したので、第２の電源
配線の配線抵抗による第２の電源電圧の電圧降下が論理
回路の出力レベルへ及ぼす影響を抑制することができる
。
この第１、第２および第３の発明の構成により、論理回
路の動作マージンを広くし、かつ高速応答性を備える半
導体集積回路を得ることができる。
路の動作マージンを広くし、かつ高速応答性を備える半
導体集積回路を得ることができる。
以上のようにこの第１ないし第３の発明によれば、配線
抵抗に起因する電圧降下が論理回路の動作マージンおよ
び動作速度に及ぼす影響を抑制することができ、広い動
作マージン、高速のスイッチング速度および小出力振幅
を備える高速動作可能な大容量の半導体集積回路を得る
ことができる。
抵抗に起因する電圧降下が論理回路の動作マージンおよ
び動作速度に及ぼす影響を抑制することができ、広い動
作マージン、高速のスイッチング速度および小出力振幅
を備える高速動作可能な大容量の半導体集積回路を得る
ことができる。
第１図はこの発明の一実施例である半導体集積回路のチ
ップ上のレイアウトを概略的に示す図である。第２図は
この発明の一実施例である第１の参照電位発生回路と第
２の参照電位発生回路の構成を示す図である。第３図は
この発明による第２の参照電位発生回路の他の構成例を
示す図である。 第４図はこの発明による第２の参照電位発生回路のさら
に他の構成を示す図である。第５図はこの発明による第
２の参照電位発生回路のさらに他の構成を示す図である
。第６図はこの発明による第１の参照電位発生回路の構
成の一例を示す図である。第７図はこの発明の他の実施
例である半導体集積回路のチップレイアウトを概略的に
示す図である。第８図は第７図に示す半導体集積回路の
ＥＣＬ論理回路の具体的構成の一例を示す図である。 第９図はこの発明による第１のクランプ電位発生回路の
具体的構成を示す図である。第１０図はこの発明による
第１のクランプ電位発生回路の他の構成を示す図である
。第１１Ａ図ないし第１１Ｃ図はこの発明による定電流
回路の構成を示す図である。第１２図はこの発明による
ＥＣＬ論理回路の他の構成例を示す図である。第１３図
はこの発明による第２のクランプ電位発生回路の具体的
構成の一例を示す図である。第１４図は従来の”半導体
集積回路のチップレイアウトを概略的に示す図である。 第１５図は従来の参照電位発生回路の構成を示す図であ
る。第１６図は従来の半導体集積回路の入力バッファ回
路の構成を示す図である。 第１７Ａ図ないし第１７Ｃ図は従来の半導体集積回路に
用いられる定電流回路の構成を示す図である。第１８図
は定電流回路へ与えられるバイアス電位を発生するため
の回路構成の一例を示す図である。第１９図は従来の半
導体集積回路の他のチップレイアウト構成を概略的に示
す図である。第２０図は第１９図に示す半導体集積回路
のＥＣＬ論理回路の構成を具体的に示す図である。 図において、２はｖＣＣパッド（第１の電源電圧入力パ
ッド）、３はＶＥＥパッド（第２の電源電圧入力パッド
）、４は内部ｖＣＣ配線、５は第１の参照電位発生回路
（ＶＢＢＯ発生回路）、６゜６ａ、６ｂは第２の参照電
位発生回路（ＶＢＢＩ発生回路）、７は内部ＶＢＢＯ配
線、８．８ａ。 ８ｂは内部ＶＢＢＩ配線、９． ９ａ、 ９ｂ、
９ｃ。 ９ｄは入力信号パッド、１０．１０ａ、１０ｂ。 １０ｃ、１０ｄは入力バッファ回路（ＥＣＬ論理回路）
、１２は内部ＶＥＥ配線、１３は第１のクランプ電位配
線、１５はＥＣＬ論理回路、１６は第１のクランプ電位
発生回路、１８は第２のクランプ電位配線、１９は第２
のクランプ電位発生回路である。 なお、各図中、同一符号は同一または相当部分を示す。 高１図 ち２図 気３図 ５ ： ｖｓｅｏｅＬＩＥ］！ ２ ′Ｉ！、１−電＄原バー・Ｉド ４ 内＠ Ｖｃｃ４ｉ Ｊｌ乙身１１６ｏ、６ｂ ：
ＶＢＢ Ｉ Ｉ Ｌ回路８ａ、８ｂ’、ＶＢＢｌ を
己手主 ３ η２＾電ａ牡八°・ント ５１ Ｖｅｔｏ麦！を回路 ７ ： ＶＢＢＯ−乙零Ｙ わ 図 乳５図 晃６図 ８８０亭）同詠 ＢＢ 音生口語 高８図 賞７図 ソ ４０ 、ｎｂ ： ＥＣＬ＠理回距（入υハ゛・１７７
回路、）５ ： ＥＣＬ廟理回路 ６．１９：フルフ゛（イ汀臭生回）ト フうシブＱｉｍａｉ創【 フラシフ゛電イ立め０羽１ 罵９図 罵 ○匡 も ｌＡ図 ち １Ｂ図 １Ｃ霞 躬 図 壽 光１３図 竿り？と電イｆ１づ一トり二Ｅｌゴ１５、馬 ６コ １０゜ 入カババッファ回心ト 地１７Ａ図 恥 ７Ｂ図 孔１７ｃに 気 ４図 １゜ ＥＣＬ入カバ゛ノフ７Ｕ３涼し 粁そ電憤発生可外 孔 ８図 已２０図 匙１９図
ップ上のレイアウトを概略的に示す図である。第２図は
この発明の一実施例である第１の参照電位発生回路と第
２の参照電位発生回路の構成を示す図である。第３図は
この発明による第２の参照電位発生回路の他の構成例を
示す図である。 第４図はこの発明による第２の参照電位発生回路のさら
に他の構成を示す図である。第５図はこの発明による第
２の参照電位発生回路のさらに他の構成を示す図である
。第６図はこの発明による第１の参照電位発生回路の構
成の一例を示す図である。第７図はこの発明の他の実施
例である半導体集積回路のチップレイアウトを概略的に
示す図である。第８図は第７図に示す半導体集積回路の
ＥＣＬ論理回路の具体的構成の一例を示す図である。 第９図はこの発明による第１のクランプ電位発生回路の
具体的構成を示す図である。第１０図はこの発明による
第１のクランプ電位発生回路の他の構成を示す図である
。第１１Ａ図ないし第１１Ｃ図はこの発明による定電流
回路の構成を示す図である。第１２図はこの発明による
ＥＣＬ論理回路の他の構成例を示す図である。第１３図
はこの発明による第２のクランプ電位発生回路の具体的
構成の一例を示す図である。第１４図は従来の”半導体
集積回路のチップレイアウトを概略的に示す図である。 第１５図は従来の参照電位発生回路の構成を示す図であ
る。第１６図は従来の半導体集積回路の入力バッファ回
路の構成を示す図である。 第１７Ａ図ないし第１７Ｃ図は従来の半導体集積回路に
用いられる定電流回路の構成を示す図である。第１８図
は定電流回路へ与えられるバイアス電位を発生するため
の回路構成の一例を示す図である。第１９図は従来の半
導体集積回路の他のチップレイアウト構成を概略的に示
す図である。第２０図は第１９図に示す半導体集積回路
のＥＣＬ論理回路の構成を具体的に示す図である。 図において、２はｖＣＣパッド（第１の電源電圧入力パ
ッド）、３はＶＥＥパッド（第２の電源電圧入力パッド
）、４は内部ｖＣＣ配線、５は第１の参照電位発生回路
（ＶＢＢＯ発生回路）、６゜６ａ、６ｂは第２の参照電
位発生回路（ＶＢＢＩ発生回路）、７は内部ＶＢＢＯ配
線、８．８ａ。 ８ｂは内部ＶＢＢＩ配線、９． ９ａ、 ９ｂ、
９ｃ。 ９ｄは入力信号パッド、１０．１０ａ、１０ｂ。 １０ｃ、１０ｄは入力バッファ回路（ＥＣＬ論理回路）
、１２は内部ＶＥＥ配線、１３は第１のクランプ電位配
線、１５はＥＣＬ論理回路、１６は第１のクランプ電位
発生回路、１８は第２のクランプ電位配線、１９は第２
のクランプ電位発生回路である。 なお、各図中、同一符号は同一または相当部分を示す。 高１図 ち２図 気３図 ５ ： ｖｓｅｏｅＬＩＥ］！ ２ ′Ｉ！、１−電＄原バー・Ｉド ４ 内＠ Ｖｃｃ４ｉ Ｊｌ乙身１１６ｏ、６ｂ ：
ＶＢＢ Ｉ Ｉ Ｌ回路８ａ、８ｂ’、ＶＢＢｌ を
己手主 ３ η２＾電ａ牡八°・ント ５１ Ｖｅｔｏ麦！を回路 ７ ： ＶＢＢＯ−乙零Ｙ わ 図 乳５図 晃６図 ８８０亭）同詠 ＢＢ 音生口語 高８図 賞７図 ソ ４０ 、ｎｂ ： ＥＣＬ＠理回距（入υハ゛・１７７
回路、）５ ： ＥＣＬ廟理回路 ６．１９：フルフ゛（イ汀臭生回）ト フうシブＱｉｍａｉ創【 フラシフ゛電イ立め０羽１ 罵９図 罵 ○匡 も ｌＡ図 ち １Ｂ図 １Ｃ霞 躬 図 壽 光１３図 竿り？と電イｆ１づ一トり二Ｅｌゴ１５、馬 ６コ １０゜ 入カババッファ回心ト 地１７Ａ図 恥 ７Ｂ図 孔１７ｃに 気 ４図 １゜ ＥＣＬ入カバ゛ノフ７Ｕ３涼し 粁そ電憤発生可外 孔 ８図 已２０図 匙１９図
Claims (3)
- （１）外部から与えられる第１の電源電圧を受ける第１
のパッドと、外部から与えられる第２の電源電圧を受け
る第２のパッドとを含む半導体集積回路であって、 前記第１のパッド近傍に設けられかつ前記第１のパッド
から第１の配線を介して前記第１の電源電圧を受けて第
１の参照電位を発生する第１の参照電位発生手段、 各々が前記第１の参照電位発生手段から第２の配線を介
して前記第１の参照電位を受けて、受けた第１の参照電
位から第２の参照電位を形成し出力する複数の第２の参
照電位発生手段、および前記第２の参照電位発生手段各
々に対してグループ化して設けられる複数の論理回路手
段を備え、前記論理回路手段の各々は対応の第２の参照
電位発生手段から第３の配線を介して与えられる第２の
参照電位を論理しきい値として与えられた信号の論理処
理を実行する回路手段を含み、かつ前記第３の配線に付
随する配線抵抗が前記第２の配線に付随する配線抵抗よ
りも小さくなるように前記第２の参照電位発生手段の各
々は対応の論理回路手段グループの近傍に配設される、
半導体集積回路。 - （２）外部からの第１の電源電圧を受ける第１のパッド
と、外部からの第２の電源電圧を受ける第２のパッドと
を有する半導体集積回路であって、 前記第１のパッドを介して与えられる第１の電源電圧か
ら電流をその一方端に供給され、その入力ノードに与え
られた入力信号に応じて異なる電圧レベルの信号を出力
する論理回路手段、 前記論理回路手段の他方端に一定の電流を供給するため
の定電流回路手段、 前記第１の電源電圧から参照電位を形成する手段、前記
参照電位と前記第１の電源電圧との電位差は前記第２の
電源電圧の変動に無関係な一定の値に設定され、および 前記形成された参照電位に応答して、前記論理回路手段
の前記一方端の電位を一定の電位にクランプするクラン
プ回路手段を備え、前記クランプ回路手段のクランプ電
位は前記参照電位により決定され、かつ前記クランプ電
位と前記第１の電源電圧との差は前記第２の電源電圧の
変動に無関係な一定の値に設定される、半導体集積回路
。 - （３）外部からの第１の電源電圧を受ける第１のパッド
と、外部から第２の電源電圧を受ける第２のパッドとを
含む半導体集積回路であって、前記第１のパッドを介し
て与えられる前記第１の電源電圧からその一方端に電流
を供給され、その入力ノードに与えられる入力信号に所
定の論理処理を施して出力する論理手段、および 前記第２のパッドを介して与えられる前記第２の電源電
圧から第１の参照電位を形成する手段を備え、前記第１
の参照電位と前記第２の電源電圧との差は、前記第２の
電源電圧の変動に無関係な一定の値に設定され、 前記第２の電源電圧から電流をその一方端に供給され、
前記第１の参照電位に応答して一定の電流をその他方端
から前記論理手段の他方端へ供給する定電流回路手段、
および 前記第２の電源電圧から第２の参照電位を形成する第２
の参照電位形成手段を備え、前記第２の参照電位と前記
第２の電源電圧との差は前記第２の電源電圧の変動に無
関係な一定の値に設定され、さらに 前記第２の参照電位に応答して前記定電流回路手段の前
記一方端の電位を所定の電位にクランプするクランプ手
段を備え、前記クランプ手段の与えるクランプ電位は前
記第２の電源電圧の変動に無関係な一定の値に設定され
る、半導体集積回路。
Priority Applications (4)
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|---|---|---|---|
| JP2160846A JP2683948B2 (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
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| DE19914112612 DE4112612C2 (de) | 1990-06-19 | 1991-04-17 | Integrierte Halbleiterspeicherschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160846A JP2683948B2 (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0451555A true JPH0451555A (ja) | 1992-02-20 |
| JP2683948B2 JP2683948B2 (ja) | 1997-12-03 |
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1991
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2683948B2 (ja) | 1997-12-03 |
| US5223744A (en) | 1993-06-29 |
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