JPH0451561A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0451561A JPH0451561A JP2161001A JP16100190A JPH0451561A JP H0451561 A JPH0451561 A JP H0451561A JP 2161001 A JP2161001 A JP 2161001A JP 16100190 A JP16100190 A JP 16100190A JP H0451561 A JPH0451561 A JP H0451561A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- polysilicon
- resistance
- poly
- stepped part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のヒユーズ回路に関する。
半導体集積回路（以下ＩＣと称す。）において工Ｃの外
部より何らかの操作を行うことによって工Ｃの特性や機
能を変更することがあった。たとえばプログラマブル・
ロジック・デバイスやＦＲＯＭは書き込み操作によりユ
ーザー自身の思いのままの機能を達成することができた
。また、アナログエＣの特性を合わせ込む場合にもその
工Ｏ特有の操作により特性を合わせ込むことができるも
のがある。このように工Ｃができあがった後に調整、あ
るいは機能の変更を行う場合、従来主な技術としてはＦ
ＡＭＯ３やヒユーズがあった。３ユーズとしては従来の
バイポーラＦＲＯＭやプログラマブル・ロジック・デバ
イスでは昇華のしゃすい金属−Ｎ ｉ、 Ｏｒ 、’
Ｔ ｉ Ｗ 、 Ｐ ｔ Ｓ ｉ等を用いている。第２
図に代表的なヒユーズ回路を示す。ここで４０はＡＬ配
線、４１はＰＯＬＹ Ｓｉヒユーズで４２はコンタク
トである。４ｏのＡＬ配線の両端に高電圧を印加すると
４１０ＰＯＬＹ Ｓ１ヒユーズに大電流が流れヒユー
ズは溶断する。
部より何らかの操作を行うことによって工Ｃの特性や機
能を変更することがあった。たとえばプログラマブル・
ロジック・デバイスやＦＲＯＭは書き込み操作によりユ
ーザー自身の思いのままの機能を達成することができた
。また、アナログエＣの特性を合わせ込む場合にもその
工Ｏ特有の操作により特性を合わせ込むことができるも
のがある。このように工Ｃができあがった後に調整、あ
るいは機能の変更を行う場合、従来主な技術としてはＦ
ＡＭＯ３やヒユーズがあった。３ユーズとしては従来の
バイポーラＦＲＯＭやプログラマブル・ロジック・デバ
イスでは昇華のしゃすい金属−Ｎ ｉ、 Ｏｒ 、’
Ｔ ｉ Ｗ 、 Ｐ ｔ Ｓ ｉ等を用いている。第２
図に代表的なヒユーズ回路を示す。ここで４０はＡＬ配
線、４１はＰＯＬＹ Ｓｉヒユーズで４２はコンタク
トである。４ｏのＡＬ配線の両端に高電圧を印加すると
４１０ＰＯＬＹ Ｓ１ヒユーズに大電流が流れヒユー
ズは溶断する。
この従来のヒユーズは最も一般的なものであるがヒユー
ズの材質としては前述した様に昇華しやすい金属として
工Ｃの標準プロセスには無い工程が必要となる場合、ま
たは標準プロセスないでの金属（ＰＯＬＹ Ｓｉ）を
使う場合の二通りが考えられる。しかし、ここで特殊な
金属を用いる場合はプロセスの工程が増加しウェファコ
ストがアップしてほんの数ビットのヒユーズについては
非常に不向きである。またＣ！ＭＯ８の工Ｃ等における
ヒユーズでＰＯＬＹ Ｓｉを用いる場合ＣＶＤで覆わ
れている場合にはＰＯＬＹ、Ｓｉは溶断しＫ＜＜通常は
ヒユーズ部分のＰＯＬＹ ＳＩＬの上はＯＶＤをオー
プンとしてお（。この場合ウェファ検査でヒユーズを切
る場合には問題ないが、モールド実装後はモールド材が
ヒユーズ部のＯＶＤオープンをふさいでしまいＰＯＬＹ
Ｓｉが溶断しなくなってしまう。この様に従来の技
術では少数ビットでかつモールド実装後プログラムする
製品に対しては最適ではなかった。
ズの材質としては前述した様に昇華しやすい金属として
工Ｃの標準プロセスには無い工程が必要となる場合、ま
たは標準プロセスないでの金属（ＰＯＬＹ Ｓｉ）を
使う場合の二通りが考えられる。しかし、ここで特殊な
金属を用いる場合はプロセスの工程が増加しウェファコ
ストがアップしてほんの数ビットのヒユーズについては
非常に不向きである。またＣ！ＭＯ８の工Ｃ等における
ヒユーズでＰＯＬＹ Ｓｉを用いる場合ＣＶＤで覆わ
れている場合にはＰＯＬＹ、Ｓｉは溶断しＫ＜＜通常は
ヒユーズ部分のＰＯＬＹ ＳＩＬの上はＯＶＤをオー
プンとしてお（。この場合ウェファ検査でヒユーズを切
る場合には問題ないが、モールド実装後はモールド材が
ヒユーズ部のＯＶＤオープンをふさいでしまいＰＯＬＹ
Ｓｉが溶断しなくなってしまう。この様に従来の技
術では少数ビットでかつモールド実装後プログラムする
製品に対しては最適ではなかった。
本発明はかかる問題点を解決するためのもので標準プロ
セスの工程内で特殊な工程を設ける必要がな（、安価に
かつ、確実にヒーーズとしての機能を果たすヒユーズを
提供するものである。
セスの工程内で特殊な工程を設ける必要がな（、安価に
かつ、確実にヒーーズとしての機能を果たすヒユーズを
提供するものである。
本発明の半導体装置は第一の配線金属と第二の配線金属
を有し、前記第一の配線金属と前記第二の配線金属とコ
ンタクトを介して第一の配線金属と第二の配線金属を接
続する抵抗を有し、前記抵抗の下に断差をつけることを
特徴とする。
を有し、前記第一の配線金属と前記第二の配線金属とコ
ンタクトを介して第一の配線金属と第二の配線金属を接
続する抵抗を有し、前記抵抗の下に断差をつけることを
特徴とする。
また本発明の半導体装置は前記抵抗の直下を含む周囲に
電位の浮いた拡散の独立した領域を形成することを特徴
とする。
電位の浮いた拡散の独立した領域を形成することを特徴
とする。
本発明の一実施例を第１図に示す。第１図のαはヒユー
ズの構成で１０は配線用のＡＬ、１１はＰＯＬＹ Ｓ
ｉの高抵抗、１２はＰＯＬＹ ＳｉとＡＬのコンタク
トを表している。１３は２層ＰＯＬＹプロセスのＵＮＤ
ＥＲＰＯＬＹで電位的には浮いている状態である。また
１４はＮ基盤の場合Ｐ−のウェルでありＰ基盤の場合Ｎ
ウェル丙のＰ中波散である。第１図のｂにこのヒユーズ
の断面構造を示す。この場合Ｎ基盤を一例とすると１５
はＮ基盤で１６はＰ−ウェルを示す。１７はＬＯＯＯ３
でＳｉＯ□である。また１８は２層ＰＯＬＹプロセスに
おけるＵＮＩ）ＥＲＰＯＬＹでこの実施例においてはこ
れで断差なつけている。
ズの構成で１０は配線用のＡＬ、１１はＰＯＬＹ Ｓ
ｉの高抵抗、１２はＰＯＬＹ ＳｉとＡＬのコンタク
トを表している。１３は２層ＰＯＬＹプロセスのＵＮＤ
ＥＲＰＯＬＹで電位的には浮いている状態である。また
１４はＮ基盤の場合Ｐ−のウェルでありＰ基盤の場合Ｎ
ウェル丙のＰ中波散である。第１図のｂにこのヒユーズ
の断面構造を示す。この場合Ｎ基盤を一例とすると１５
はＮ基盤で１６はＰ−ウェルを示す。１７はＬＯＯＯ３
でＳｉＯ□である。また１８は２層ＰＯＬＹプロセスに
おけるＵＮＩ）ＥＲＰＯＬＹでこの実施例においてはこ
れで断差なつけている。
１９は層間膜で、２０はヒーーズとして用いる高抵抗Ｐ
ＯＬＹ Ｓｉである。１’ＯＬＹ Ｓｉの溶断特性
は次の要素が太き（影響する。１つは発熱量当りの表面
積、１つは電流が流れる部分の断面積、１つは電界の集
中である。すなわちもつとも効率よ（溶断させるには、
発熱量が太き（表面積が小さ（かつ断面積を少な（する
ことが必要である。発熱量を大きくするためには抵抗を
高（する必要があり、通常のプロセスにおいてはＩＪ）
ＬＹＳｌのシート抵抗はプロセスで固有でありまたＰＯ
ＬＹ ３１０幅はそのプロセスのデザインルールで制
限される。抵抗を高（するとＰＯＬＹ Ｓｌの長さを
のばす必要があるが表面積が増えてしまう。この様に通
常の構造では最適な溶断特性を得るのが難しい。本発明
では第１図に示す様にＵＮＤＥＲＰＯＬＹで断差を設け
ているためその断差部分のヒユーズ用ＰＯＬＹ Ｓ’
ｉが薄（なり断面積が小さ（なる。このためヒユーズの
その部分が集中的に発熱する。しかもＰＯＬＹ Ｓｉ
が平担であれば均一にかかる電界も断差があるためにそ
の部分に集中する。このことによりヒユーズの溶断特性
は著しく向上する。さらに、最適化されたＰＯＬＹ
Ｓｉのヒユーズを用いることにより溶断エネルギーは最
小限にできる。しかし、ＰＯＬＹ Ｓｉヒユーズの溶
断はあくまで現象としては爆発であるため層間膜の破壊
、あるいは劣゛化に結び付く可能性がある。例えば１７
のＬＯＣＯ８にクラックが入り下の基盤とヒユーズ間で
のリークが生じる可能性が高いわけであるが、１６に示
すＰ−ウェルが電位的には浮いた状態にあるためリーク
の電流経路はＰＮ接合の逆方向となり、その経路がたた
れる。従って本発明においては、リークは起こらない。
ＯＬＹ Ｓｉである。１’ＯＬＹ Ｓｉの溶断特性
は次の要素が太き（影響する。１つは発熱量当りの表面
積、１つは電流が流れる部分の断面積、１つは電界の集
中である。すなわちもつとも効率よ（溶断させるには、
発熱量が太き（表面積が小さ（かつ断面積を少な（する
ことが必要である。発熱量を大きくするためには抵抗を
高（する必要があり、通常のプロセスにおいてはＩＪ）
ＬＹＳｌのシート抵抗はプロセスで固有でありまたＰＯ
ＬＹ ３１０幅はそのプロセスのデザインルールで制
限される。抵抗を高（するとＰＯＬＹ Ｓｌの長さを
のばす必要があるが表面積が増えてしまう。この様に通
常の構造では最適な溶断特性を得るのが難しい。本発明
では第１図に示す様にＵＮＤＥＲＰＯＬＹで断差を設け
ているためその断差部分のヒユーズ用ＰＯＬＹ Ｓ’
ｉが薄（なり断面積が小さ（なる。このためヒユーズの
その部分が集中的に発熱する。しかもＰＯＬＹ Ｓｉ
が平担であれば均一にかかる電界も断差があるためにそ
の部分に集中する。このことによりヒユーズの溶断特性
は著しく向上する。さらに、最適化されたＰＯＬＹ
Ｓｉのヒユーズを用いることにより溶断エネルギーは最
小限にできる。しかし、ＰＯＬＹ Ｓｉヒユーズの溶
断はあくまで現象としては爆発であるため層間膜の破壊
、あるいは劣゛化に結び付く可能性がある。例えば１７
のＬＯＣＯ８にクラックが入り下の基盤とヒユーズ間で
のリークが生じる可能性が高いわけであるが、１６に示
すＰ−ウェルが電位的には浮いた状態にあるためリーク
の電流経路はＰＮ接合の逆方向となり、その経路がたた
れる。従って本発明においては、リークは起こらない。
第１図に示した例ではＰＯＬＹ Ｓｉヒユーズの断差
を形成するために２層ＰＯＬＹのＵＮＤＥＲＰＯＬＹを
もちいたが、その他にも拡散等プロセスにおいて断差を
形成することができるものをＰＯＬＹ Ｓｉヒー−ズ
の直下に例えば第１図の１５の様な形に形成することに
より適応出来る書き込み特性が非常に低エネルギーの溶
断によるために周囲のＣＶＤやＡＬ、拡散等への破壊的
影響を与えず、また少々の破壊等に対してもリークを防
ぐことができるため工Ｃの信頼性にとっても非常に有益
である。
を形成するために２層ＰＯＬＹのＵＮＤＥＲＰＯＬＹを
もちいたが、その他にも拡散等プロセスにおいて断差を
形成することができるものをＰＯＬＹ Ｓｉヒー−ズ
の直下に例えば第１図の１５の様な形に形成することに
より適応出来る書き込み特性が非常に低エネルギーの溶
断によるために周囲のＣＶＤやＡＬ、拡散等への破壊的
影響を与えず、また少々の破壊等に対してもリークを防
ぐことができるため工Ｃの信頼性にとっても非常に有益
である。
以上の様に、本発明を用いれば簡単にできるヒユーズと
して価格的にも、特性的にも非常によいものを提供でき
る。
して価格的にも、特性的にも非常によいものを提供でき
る。
この様に本発明のヒユーズを用いれば新たに特殊なプロ
セス工程を付は加える必要がないので、はんの少数ｂｉ
ｔのヒユーズでも十分にコストパフォーマンスが良く非
常に安価にできる。またこれは特殊なヒユーズ用金属を
用いた場合と比べ面積的にもその小ささは遜色のないも
ので大容量のヒユーズアレイにも容易に適用できる。ま
たプログラム特性としても通常のＰｏＬＹ Ｓｉヒユ
ーズに比べ確実な書き込み特性が実現できる。また
セス工程を付は加える必要がないので、はんの少数ｂｉ
ｔのヒユーズでも十分にコストパフォーマンスが良く非
常に安価にできる。またこれは特殊なヒユーズ用金属を
用いた場合と比べ面積的にもその小ささは遜色のないも
ので大容量のヒユーズアレイにも容易に適用できる。ま
たプログラム特性としても通常のＰｏＬＹ Ｓｉヒユ
ーズに比べ確実な書き込み特性が実現できる。また
第１図（α）は、本発明の実施例でヒユーズ構造をボす
図。 第１図（ｂ）は、本発明の断面図。 第２図は、従来例を示す図。 １０−・−・・・・・・配線用ＡＬ ｊ１−＝−−・−・ＰＯＬＹ Ｓｉの高抵抗１２−−
・−ωコンタクト １３−・−・−・・・・ＵＮＤＥＲＰＯＬＹｌ ａ −
−−・−・−・ｐ−ウェル ｊ ５−−− ・・・−・Ｎ基盤 −・・−・・・・・−・ｐ−ウェル ・・・・・・・−・・−Ｌｏｃｏｓ酸化膜・・・ −・
・−・ −ＵＮＤＥＲＰＯＬＹ、２１・−層間膜 ・・・・・・・−・−・ＰＯＬＹ Ｓｉヒユーズ・・
・・・・・・・−ＡＬ配線 ・・・−・・・・・・・ＡＬ配線 ・・・−・−・・−ＰＯＬＹ Ｓｉヒユーズ・・・・
・・−・−・フンタクト 以上
図。 第１図（ｂ）は、本発明の断面図。 第２図は、従来例を示す図。 １０−・−・・・・・・配線用ＡＬ ｊ１−＝−−・−・ＰＯＬＹ Ｓｉの高抵抗１２−−
・−ωコンタクト １３−・−・−・・・・ＵＮＤＥＲＰＯＬＹｌ ａ −
−−・−・−・ｐ−ウェル ｊ ５−−− ・・・−・Ｎ基盤 −・・−・・・・・−・ｐ−ウェル ・・・・・・・−・・−Ｌｏｃｏｓ酸化膜・・・ −・
・−・ −ＵＮＤＥＲＰＯＬＹ、２１・−層間膜 ・・・・・・・−・−・ＰＯＬＹ Ｓｉヒユーズ・・
・・・・・・・−ＡＬ配線 ・・・−・・・・・・・ＡＬ配線 ・・・−・−・・−ＰＯＬＹ Ｓｉヒユーズ・・・・
・・−・−・フンタクト 以上
Claims (2)
- （１）第一の配線金属と第二の配線金属を有し、前記第
一の配線金属と前記第二の配線金属とコンタクトを介し
て第一の配線金属と第二の配線金属を接続する抵抗を有
し、前記抵抗の下に断差をつけることを特徴とする半導
体装置。 - （２）前記抵抗の直下を含む周囲に電位の浮いた拡散の
独立した領域を形成することを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161001A JPH0451561A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161001A JPH0451561A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451561A true JPH0451561A (ja) | 1992-02-20 |
Family
ID=15726690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161001A Pending JPH0451561A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661323A (en) * | 1995-06-30 | 1997-08-26 | Samsung Electrics Co., Ltd. | Integrated circuit fuse programming and reading circuits |
-
1990
- 1990-06-19 JP JP2161001A patent/JPH0451561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661323A (en) * | 1995-06-30 | 1997-08-26 | Samsung Electrics Co., Ltd. | Integrated circuit fuse programming and reading circuits |
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