JPH02122649A - Ｍｉｓ電界効果型半導体装置 - Google Patents
Ｍｉｓ電界効果型半導体装置Info
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- JPH02122649A JPH02122649A JP27786088A JP27786088A JPH02122649A JP H02122649 A JPH02122649 A JP H02122649A JP 27786088 A JP27786088 A JP 27786088A JP 27786088 A JP27786088 A JP 27786088A JP H02122649 A JPH02122649 A JP H02122649A
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Landscapes
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は紫外線消去型ＰＲＯＭの冗長性回路を有するＭ
ＩＳ電界効果型半導体装置に関する。
ＩＳ電界効果型半導体装置に関する。
従来、この種のＭＩＳ電界効果型半導体装置には、冗長
性回路の切換え用素子としてＰＲＯＭを使用したものが
ある。
性回路の切換え用素子としてＰＲＯＭを使用したものが
ある。
すなわち、第５図の従来の冗長性切換え用回路図に示す
用に、切換え用ＰＲＯＭ１２のゲートに、書込み動作用
端子１３から電圧を印加して切換え用Ｐ ＲＯＭ １２
に書込みを行い、出力端子＋１の出力を切り換えること
によって、冗長性回路の切換えを行っている。なお、６
はＮ型エンハンスメントトランジスタ、７はＮ型デプレ
ッショントランジスタ、８は高電圧電源、９は切換え動
作用端子、 １０は冗長性回路用ＰＲＯＭ部のアドレス
選定用端子である。
用に、切換え用ＰＲＯＭ１２のゲートに、書込み動作用
端子１３から電圧を印加して切換え用Ｐ ＲＯＭ １２
に書込みを行い、出力端子＋１の出力を切り換えること
によって、冗長性回路の切換えを行っている。なお、６
はＮ型エンハンスメントトランジスタ、７はＮ型デプレ
ッショントランジスタ、８は高電圧電源、９は切換え動
作用端子、 １０は冗長性回路用ＰＲＯＭ部のアドレス
選定用端子である。
上述した従来の冗長性回路の切換え用素子は、ＰＲＯＭ
ｆ！：使用しているなめ、その構造の複雑さから特性の
不安定性や形状異常により書込み不良が発生し、冗長性
回路の切換えができない可能性が高い。
ｆ！：使用しているなめ、その構造の複雑さから特性の
不安定性や形状異常により書込み不良が発生し、冗長性
回路の切換えができない可能性が高い。
又、書込みが目的通りなされても、組立工程の熱履歴に
より、書き込んだ状態のＰＲＯＭの特性が変動するため
、組立後、ＰＲＯＭに書込みを行って、冗長性回路の切
換えを行わなければならない。
より、書き込んだ状態のＰＲＯＭの特性が変動するため
、組立後、ＰＲＯＭに書込みを行って、冗長性回路の切
換えを行わなければならない。
このため、切換え用素子を含む冗長性回路の動作試験が
ウェハー状態では不可能であり、不良品か組立以降の工
程まで流れてしまうという欠点がある。
ウェハー状態では不可能であり、不良品か組立以降の工
程まで流れてしまうという欠点がある。
本発明は、−導電型半導体基板上に導電層を形成し、二
の導電層の一部分を電子捕獲層としたＰＲＯＭ部と、前
記導電層の電子捕獲層以外の一部分をヒユーズ素子とし
た抵抗部とを有するＭＩＳ電界効果型半導体装置である
。
の導電層の一部分を電子捕獲層としたＰＲＯＭ部と、前
記導電層の電子捕獲層以外の一部分をヒユーズ素子とし
た抵抗部とを有するＭＩＳ電界効果型半導体装置である
。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である抵抗部の製造工程フロ
ーを示す断面図、第２図は第１図の製造工程と同時に進
行するＰＲＯＭ部の製造工程フローを示す断面図である
。以下、第１図と第２図の各工程をそれぞれ対応させて
説明する。
ーを示す断面図、第２図は第１図の製造工程と同時に進
行するＰＲＯＭ部の製造工程フローを示す断面図である
。以下、第１図と第２図の各工程をそれぞれ対応させて
説明する。
両図とも （１）は、電子捕獲層１となる多結晶シリコ
ンの導電層を、絶縁層１ｂを介して基板１ａの全面に成
長させた状態である。両図とも （２）は、電子捕獲層
１をパターニングした状態である。本実施例の抵抗５は
、この第１図の（１〉及び（２）の工程で形成される。
ンの導電層を、絶縁層１ｂを介して基板１ａの全面に成
長させた状態である。両図とも （２）は、電子捕獲層
１をパターニングした状態である。本実施例の抵抗５は
、この第１図の（１〉及び（２）の工程で形成される。
（３）は、第２図においては、ＰＲＯＭ部の制御層２を
、多結晶シリコンで形成した状態を示しいる。又、第１
図においては、抵抗５となる電子捕獲層１の上部に成長
させた第２図に示すＰＲＯＭ部の制御層２となる導電層
を、このＰＲＯＭ部の制御層２をパターニングする時に
除去した状態を示している。
、多結晶シリコンで形成した状態を示しいる。又、第１
図においては、抵抗５となる電子捕獲層１の上部に成長
させた第２図に示すＰＲＯＭ部の制御層２となる導電層
を、このＰＲＯＭ部の制御層２をパターニングする時に
除去した状態を示している。
（４）は、抵抗部及びＰＲＯＭ部のそれぞれ最終形状を
示している。第１図のように、抵抗部は、眉間絶縁膜３
を全面に成長させた後、この眉間絶縁１１Ａ３にコンタ
クト３ａを開け、配線４を接続して形成する。これらの
第１図で示す抵抗部形成工程は、第２図で示すＰＲＯＭ
部を形成するために必要な工程と同時に行うことができ
る。
示している。第１図のように、抵抗部は、眉間絶縁膜３
を全面に成長させた後、この眉間絶縁１１Ａ３にコンタ
クト３ａを開け、配線４を接続して形成する。これらの
第１図で示す抵抗部形成工程は、第２図で示すＰＲＯＭ
部を形成するために必要な工程と同時に行うことができ
る。
このように、本実施例によれば、ＦＲＯＭの多結晶シリ
コン等により形成される高抵抗の電子捕獲層をヒユーズ
として使用し、これをＰＲＯＭ書込み時と同じ高電圧を
印加して溶断することにより、ウェハー状態で切換えが
できるため、冗長性回路の動作確認が可能となる。
コン等により形成される高抵抗の電子捕獲層をヒユーズ
として使用し、これをＰＲＯＭ書込み時と同じ高電圧を
印加して溶断することにより、ウェハー状態で切換えが
できるため、冗長性回路の動作確認が可能となる。
第３図は本発明の使用例を示す冗長性切換え用回路図で
ある。６はＮ型エンハンスメントトランジスタ、７はＮ
型デプレッショントランジスタ。
ある。６はＮ型エンハンスメントトランジスタ、７はＮ
型デプレッショントランジスタ。
８はＦ ＲＯＭ書込み時に使用する高電圧電源である。
切換えを行う場合には、この高電圧電源８及び切換え動
作用端子９に電圧を印加し、冗長性回路用ＰＲＯＭ部の
アドレス選定用端子ｌＯに電圧を印加しないと、本実施
例による抵抗５に高電圧が加わる３ 抵抗５は、ＰＲＯＭの電子捕獲層を使用した抵抗である
ため高抵抗である。よって、抵抗であることから高電圧
電源８から印加される高電圧により溶断され、出力端子
１１の出力を切り換えることによって、冗長性回路の切
換えが実施できる。
作用端子９に電圧を印加し、冗長性回路用ＰＲＯＭ部の
アドレス選定用端子ｌＯに電圧を印加しないと、本実施
例による抵抗５に高電圧が加わる３ 抵抗５は、ＰＲＯＭの電子捕獲層を使用した抵抗である
ため高抵抗である。よって、抵抗であることから高電圧
電源８から印加される高電圧により溶断され、出力端子
１１の出力を切り換えることによって、冗長性回路の切
換えが実施できる。
第４図は本発明を使用したインバータ回路図である。電
源１４と入力端子１５との間に電圧を印加し、電子捕獲
層の抵抗５を溶断することにより、出力端子１１の出力
を切り換えることができる。
源１４と入力端子１５との間に電圧を印加し、電子捕獲
層の抵抗５を溶断することにより、出力端子１１の出力
を切り換えることができる。
以上説明したように本発明は、ＰＲＯＭの電子捕獲層を
抵抗として使用することにより、ＰＲＯＭの書込み時に
印加する高電圧で溶断することができる。
抵抗として使用することにより、ＰＲＯＭの書込み時に
印加する高電圧で溶断することができる。
これを冗長性回路の切換え素子として使用することによ
り、別電源を用いることなく、又、製造工程も増やすこ
となくウェハー状態で冗長性回路の切換えができ、冗長
性回路の動作確認ができる。更に、切換え用ＰＲＯＭを
使用しないため、そのゲートに電圧を印加する書込み動
作用端子が不要となり、又、組立工程の熱履歴による特
性の変動で、切換え動作ができないということがないた
め、不良品が次工程に流れることがない。
り、別電源を用いることなく、又、製造工程も増やすこ
となくウェハー状態で冗長性回路の切換えができ、冗長
性回路の動作確認ができる。更に、切換え用ＰＲＯＭを
使用しないため、そのゲートに電圧を印加する書込み動
作用端子が不要となり、又、組立工程の熱履歴による特
性の変動で、切換え動作ができないということがないた
め、不良品が次工程に流れることがない。
【図面の簡単な説明】
第１図は本発明の一実施例である抵抗部の製造工程フロ
ーを示す断面図、第２図は第１図の製造工程と同時に進
行するＰＲＯＭ部の製造工程フロを示す断面図、第３図
は本発明を陸用した冗長性切換え用回路図、第４図は本
発明を使用したインバータ回路図、第５図は従来の冗長
性切換え用回路図である。 １・・・電子捕獲層、１ａ・・・基板、１ｂ・・・絶縁
層、２・・・ＰＲＯＭ部の制御層、３・・・層間絶縁膜
、３ａ・・・コンタクト、４・・・配線、５・・・抵抗
、６・・・Ｎ型エンハンスメントトランジスタ、７・・
・Ｎ型デプレッショントランジスタ、８・・・高電圧電
源、９・・・切換え動作用端子、１０・・・冗長性回路
用ＰＲＯＭ部のアドレス選定用端子、１１・・・出力端
子、１２・・・切換え用ＦＲＯＭ、１３・・・書込み動
作用端子、１４・・・電源、１５・・・入力端子。
ーを示す断面図、第２図は第１図の製造工程と同時に進
行するＰＲＯＭ部の製造工程フロを示す断面図、第３図
は本発明を陸用した冗長性切換え用回路図、第４図は本
発明を使用したインバータ回路図、第５図は従来の冗長
性切換え用回路図である。 １・・・電子捕獲層、１ａ・・・基板、１ｂ・・・絶縁
層、２・・・ＰＲＯＭ部の制御層、３・・・層間絶縁膜
、３ａ・・・コンタクト、４・・・配線、５・・・抵抗
、６・・・Ｎ型エンハンスメントトランジスタ、７・・
・Ｎ型デプレッショントランジスタ、８・・・高電圧電
源、９・・・切換え動作用端子、１０・・・冗長性回路
用ＰＲＯＭ部のアドレス選定用端子、１１・・・出力端
子、１２・・・切換え用ＦＲＯＭ、１３・・・書込み動
作用端子、１４・・・電源、１５・・・入力端子。
Claims (1)
- 一導電型半導体基板上に導電層を形成しこの導電層の一
部分を電子捕獲層としたＰＲＯＭ部と、前記導電層の電
子捕獲層以外の一部分をヒューズ素子とした抵抗部とを
有することを特徴とするＭＩＳ電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786088A JPH02122649A (ja) | 1988-11-01 | 1988-11-01 | Ｍｉｓ電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786088A JPH02122649A (ja) | 1988-11-01 | 1988-11-01 | Ｍｉｓ電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122649A true JPH02122649A (ja) | 1990-05-10 |
Family
ID=17589294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27786088A Pending JPH02122649A (ja) | 1988-11-01 | 1988-11-01 | Ｍｉｓ電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122649A (ja) |
-
1988
- 1988-11-01 JP JP27786088A patent/JPH02122649A/ja active Pending
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