JPH0451613A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0451613A JPH0451613A JP16017890A JP16017890A JPH0451613A JP H0451613 A JPH0451613 A JP H0451613A JP 16017890 A JP16017890 A JP 16017890A JP 16017890 A JP16017890 A JP 16017890A JP H0451613 A JPH0451613 A JP H0451613A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換回路に関し、特に容量素子の電荷再
分配を用いたＡ／Ｄ変換回路に関する。
分配を用いたＡ／Ｄ変換回路に関する。
従来、容量素子の電荷再分配を用いたＡ／Ｄ変換回路と
しては、複数の抵抗とスイッチおよびインバータ回路等
で構成した直並列型のＡ／Ｄ変換回路が知られている。
しては、複数の抵抗とスイッチおよびインバータ回路等
で構成した直並列型のＡ／Ｄ変換回路が知られている。
第３図はかかる従来の一例を示す直並列型Ａ／Ｄ変換回
路図である。
路図である。
第３図に示すように、このＡ／Ｄ変換回路は６ビットの
場合を示し、等しい抵抗値Ｒを有する抵抗素子（以下、
単に抵抗と称す）Ｒ３−Ｒ８４は第の基準電位ＶＢ＋と
第二の基準電位ＶＲ２との間ｔこ直列に接続されている
。また、これらの抵抗Ｒ１〜Ｒ６４に接続されるスイッ
チ８１〜Ｓｓ３と、それぞれ並列に接続されるスイッチ
５１Ａ−８ｌ。乃至Ｓ １ｋ”” Ｓ ？Ｃおよびスイ
ッチ８１９〜ＳＡＤとは、ディジタル出力（図示省略）
を供給するエンコーダ及び制御回路（以下、単に制御回
路と称す）ｌの信号によりそのオン・オフが制御される
。この制御回路１からの信号線は省略しである。さらに
、容量素子（以下、単に容量と称す）ｃ、（ｋ＝１〜７
）は、一方の電極が前述したスイツ−！−８＋Ａ□ Ｓ
ｔ。〔以下、これらのスイッチをＳｋＡ、Ｓｋ、、Ｓ
ｋ、（ｋ＝ｉ〜７）と称す〕に接続され、且つ他方の電
極がインバータＩ、（ｋ＝１〜７）のゲート入力および
スイッチ５ｋｎ（ｋ＝＝１〜７）に接続されてし・る。
場合を示し、等しい抵抗値Ｒを有する抵抗素子（以下、
単に抵抗と称す）Ｒ３−Ｒ８４は第の基準電位ＶＢ＋と
第二の基準電位ＶＲ２との間ｔこ直列に接続されている
。また、これらの抵抗Ｒ１〜Ｒ６４に接続されるスイッ
チ８１〜Ｓｓ３と、それぞれ並列に接続されるスイッチ
５１Ａ−８ｌ。乃至Ｓ １ｋ”” Ｓ ？Ｃおよびスイ
ッチ８１９〜ＳＡＤとは、ディジタル出力（図示省略）
を供給するエンコーダ及び制御回路（以下、単に制御回
路と称す）ｌの信号によりそのオン・オフが制御される
。この制御回路１からの信号線は省略しである。さらに
、容量素子（以下、単に容量と称す）ｃ、（ｋ＝１〜７
）は、一方の電極が前述したスイツ−！−８＋Ａ□ Ｓ
ｔ。〔以下、これらのスイッチをＳｋＡ、Ｓｋ、、Ｓ
ｋ、（ｋ＝ｉ〜７）と称す〕に接続され、且つ他方の電
極がインバータＩ、（ｋ＝１〜７）のゲート入力および
スイッチ５ｋｎ（ｋ＝＝１〜７）に接続されてし・る。
尚、以後の説明において、添字にｋが現われた場合＋ｉ
、特に断らない限り、ｋ＝１〜７を意味するものとする
。
、特に断らない限り、ｋ＝１〜７を意味するものとする
。
先づ、スイッチＳｉｃ、Ｓｈ。がオンしてインノ＜−タ
Ｉｈはスレッシュホールド電圧ＶＴに自己ノくイアスさ
れるので、インバーター、のゲート入力の電位をＶ、と
すると、このときの入力電圧はＶ ＊ ＝ Ｖ Ｔとな
り、容量Ｃ，はスイッチＳｋｃを通してアナログ入力ｖ
ｒＮに接続される。この時、インバーター、のゲート入
力に接続されている容量Ｃ１の電極側に蓄えられる電荷
Ｑ、は、容量Ｃ５の容量値をＣとすると、（１）式で表
わされる。
Ｉｈはスレッシュホールド電圧ＶＴに自己ノくイアスさ
れるので、インバーター、のゲート入力の電位をＶ、と
すると、このときの入力電圧はＶ ＊ ＝ Ｖ Ｔとな
り、容量Ｃ，はスイッチＳｋｃを通してアナログ入力ｖ
ｒＮに接続される。この時、インバーター、のゲート入
力に接続されている容量Ｃ１の電極側に蓄えられる電荷
Ｑ、は、容量Ｃ５の容量値をＣとすると、（１）式で表
わされる。
Ｑｋ＝Ｃ（Ｖｔ ＶＴＮ） −
−（１）次に、スイッチＳ ｋＣｒ Ｓ ｋＤをオフに
し、スイッチＳｋＡをオンにすると、容量Ｃ３の電極に
は、スイッチＳｋＡを通して−Ｖ、＋ＶＲ□の電位が与
えられる（但し、ＶＲ二Ｖ、、−Ｖ、２とする）。しか
るに、先に容量Ｃ２に蓄えられた電荷Ｑｋは保存される
ので、（１）式より次の（２）式が得られる。
−（１）次に、スイッチＳ ｋＣｒ Ｓ ｋＤをオフに
し、スイッチＳｋＡをオンにすると、容量Ｃ３の電極に
は、スイッチＳｋＡを通して−Ｖ、＋ＶＲ□の電位が与
えられる（但し、ＶＲ二Ｖ、、−Ｖ、２とする）。しか
るに、先に容量Ｃ２に蓄えられた電荷Ｑｋは保存される
ので、（１）式より次の（２）式が得られる。
Ｃ（ＶＴ ＶｔＮ）＝Ｃ（Ｖｈ （−ＶＲ＋ＶＲ２
））ｖＲ＝ｖ、 （ＶｒＮ （−ＶＲ＋ＶＲ２）
”””（２）この（２）式より、アナログ入力電
位ＶｆＮと容量Ｃｋに与えられる電位（−Ｖ Ｒ＋ Ｖ
Ｒ２）との大小関係によす、インバーター、の出力が
“１”か“０”かを決定される。ココテ、ＶｔＮ＞（−
ＶＲ＋ＶＲ２）ならば、インバーター、の出力は“１”
となり、逆にＶ ＩＮ ＜ （−Ｖ！Ｌ ＋ Ｖ＊ｚ）
ｔＬ ラば、インバーターｈ”出力は“０″となる。
））ｖＲ＝ｖ、 （ＶｒＮ （−ＶＲ＋ＶＲ２）
”””（２）この（２）式より、アナログ入力電
位ＶｆＮと容量Ｃｋに与えられる電位（−Ｖ Ｒ＋ Ｖ
Ｒ２）との大小関係によす、インバーター、の出力が
“１”か“０”かを決定される。ココテ、ＶｔＮ＞（−
ＶＲ＋ＶＲ２）ならば、インバーター、の出力は“１”
となり、逆にＶ ＩＮ ＜ （−Ｖ！Ｌ ＋ Ｖ＊ｚ）
ｔＬ ラば、インバーターｈ”出力は“０″となる。
このインバーター、の出力は制御回路１に入力されてエ
ンコードされる。この結果、ＶｆＮをＡ／Ｄ変換した時
の６ビツトの内上位３ビットが決定される。
ンコードされる。この結果、ＶｆＮをＡ／Ｄ変換した時
の６ビツトの内上位３ビットが決定される。
５３．５
例えば、Ｖ ＩＮ＝ Ｖ１１＋ＶＲＩとすれば、イ
ンバータエ、〜工、の出力は“ｌ”、インバーター。
ンバータエ、〜工、の出力は“ｌ”、インバーター。
の出力は“０″となり、この結果をエンコードすること
により、 １１００００＜ＶｒＮ＜１１１０００ −”（３
）であることがわかる。従って、上位３ビツトは１１０
”に決定される。この（３）式のｖｒｓの不等式の左辺
と右辺は、６ビツトで表わされるバイナリコードである
。
により、 １１００００＜ＶｒＮ＜１１１０００ −”（３
）であることがわかる。従って、上位３ビツトは１１０
”に決定される。この（３）式のｖｒｓの不等式の左辺
と右辺は、６ビツトで表わされるバイナリコードである
。
次に、入力Ｖ工、が（３）式のような不等式を満足する
ことかわかったので、スイッチＳｋＡはオフし、ＳｋＢ
がオンとなる。さらに、この（３）式のＶ工、の不等式
の左辺および右辺の６ビツトで表わされるバイナリコー
ドに相当する電位間にある抵抗列の抵抗分割によって発
生する電位がスイッチＳｈＢを通して容量Ｃ’＝の電極
に与えられるようにするため、制御回路１からの信号に
よりスイッチ８１〜５ｉ１１の中からオンになるスイッ
チが選択される。上述の例のときは、スイッチ８４９〜
Ｓ５５が選択される。
ことかわかったので、スイッチＳｋＡはオフし、ＳｋＢ
がオンとなる。さらに、この（３）式のＶ工、の不等式
の左辺および右辺の６ビツトで表わされるバイナリコー
ドに相当する電位間にある抵抗列の抵抗分割によって発
生する電位がスイッチＳｈＢを通して容量Ｃ’＝の電極
に与えられるようにするため、制御回路１からの信号に
よりスイッチ８１〜５ｉ１１の中からオンになるスイッ
チが選択される。上述の例のときは、スイッチ８４９〜
Ｓ５５が選択される。
しかるに、容量Ｃ１の電荷Ｑ、は保存されたままである
ので、 となる。従って、インバータエ、〜工、の出力は“１
ｎ、インバータＩ６．ＩＴの出力は“Ｏ”になり、この
結果を再度エンコードし、先に決定した上位３ビツトの
結果と合わせて、アナログ入力ＶＩＮをＡ／Ｄ変換した
時、”１１［）１０１”という６ビツトバイナリコード
が得られる。これにより、１回のＡ／Ｄ変換が終了する
。
ので、 となる。従って、インバータエ、〜工、の出力は“１
ｎ、インバータＩ６．ＩＴの出力は“Ｏ”になり、この
結果を再度エンコードし、先に決定した上位３ビツトの
結果と合わせて、アナログ入力ＶＩＮをＡ／Ｄ変換した
時、”１１［）１０１”という６ビツトバイナリコード
が得られる。これにより、１回のＡ／Ｄ変換が終了する
。
上述した・直並列型のＡ／Ｄ変換回路は、このように並
列型Ａ／Ｄ変換回路に比べれば、２ステップのＡ／Ｄ変
換を行うため、変換速度の点では若干遅れるものの、ｖ
ｒＮと基準電圧の大きさを比較する比較器、すなわち第
３図に示すインバータエ１、容量Ｃ１およびスイッチＳ
、、ＳｋＤで構成される比較器の数をかなり減らすこと
ができ、全体の占有面積を小さくすることができる。実
際に第３図に示す例では比較器が７個で済むのに対し、
並列型は６ビツトで２’−１〜６３個も必要である。
列型Ａ／Ｄ変換回路に比べれば、２ステップのＡ／Ｄ変
換を行うため、変換速度の点では若干遅れるものの、ｖ
ｒＮと基準電圧の大きさを比較する比較器、すなわち第
３図に示すインバータエ１、容量Ｃ１およびスイッチＳ
、、ＳｋＤで構成される比較器の数をかなり減らすこと
ができ、全体の占有面積を小さくすることができる。実
際に第３図に示す例では比較器が７個で済むのに対し、
並列型は６ビツトで２’−１〜６３個も必要である。
上述した従来の直並列型のＡ／Ｄ変換回路は、第一の基
準電位■３、と第二の基準電位ｖＲ２の間に直列に接続
した２Ｎ個｛Ｎは変換のビット数）の抵抗による抵抗分
割によりＡ／Ｄ変換する際の基準電位を発生している。
準電位■３、と第二の基準電位ｖＲ２の間に直列に接続
した２Ｎ個｛Ｎは変換のビット数）の抵抗による抵抗分
割によりＡ／Ｄ変換する際の基準電位を発生している。
従って、ビット数Ｎの増加により抵抗の数が指数関数的
に増加するという欠点がある。
に増加するという欠点がある。
また、抵抗値×容量値で表わされる時定数（τ）が大き
いと、変換速度が時定数で制限されてしまうので、１個
の抵抗の抵抗値を高くできないという問題がある。
いと、変換速度が時定数で制限されてしまうので、１個
の抵抗の抵抗値を高くできないという問題がある。
例えは、５０ＭＨｚの変換速度で、しかも８ピツ） −
Ｌ Ｓ Ｈの精度が要求されるＡ／Ｄ変換変 換路は、変換精度から７τ以上の時間が必要になり、τ
＜２．８ｎｓｅｃでなければならない。これから、容量
値１ｐＦとして、１個の抵抗値１０Ω以下という低抵抗
が必要になる。
Ｌ Ｓ Ｈの精度が要求されるＡ／Ｄ変換変 換路は、変換精度から７τ以上の時間が必要になり、τ
＜２．８ｎｓｅｃでなければならない。これから、容量
値１ｐＦとして、１個の抵抗値１０Ω以下という低抵抗
が必要になる。
従って、半導体集積回路において、このような低抵抗を
精度良く作るには、１個の抵抗の面積を大きくしなけれ
ばならず、従来の直並列型Ａ／Ｄ変換回路を実現しよう
とすると、抵抗の占有面積が大きくなり、チップ面積の
増大を招くという欠点がある。
精度良く作るには、１個の抵抗の面積を大きくしなけれ
ばならず、従来の直並列型Ａ／Ｄ変換回路を実現しよう
とすると、抵抗の占有面積が大きくなり、チップ面積の
増大を招くという欠点がある。
本発明の目的は、かかる抵抗の数が指数関数的に必要に
なるのを防止するとともに、抵抗の占有面積の増大によ
るチップ面積の増大を抑制することのできるＡ／Ｄ変換
回路を提供することにある。
なるのを防止するとともに、抵抗の占有面積の増大によ
るチップ面積の増大を抑制することのできるＡ／Ｄ変換
回路を提供することにある。
本発明のＡ／Ｄ変換回路は、第一の基準電位および第二
の基準電位の間に直列に接続した抵抗列と、前記抵抗列
の抵抗分割により発生した電位の中から制御信号により
適宜選択し第三および第四の基準電位として供給する手
段と、容量値が重みづけされた複数の容量素子の内、一
方の電極が第一のスイッチを介してアナログ入力もしく
は前記第三の基準電位に接続される第一の容量群および
方の電極が第二のスイッチを介してアナログ入力もしく
は第四の基準電位に接続される第二の容量群からなる（
２ゞ−１）｛Ｎは変換のビット数）組の容量列と、前記
第一の容量群および第二の容量群を構成する各組の容量
素子の他方の電極を共通接続して入力側に接続するとと
もに制御信号によりオン・オフが制御されるスイッチに
より帰還をかける自己バイアス可能な複数のＣＭＯＳイ
ンバータ回路と、前記複数のＣＭＯＳインバータ回路の
出力側に接続されディジタル出力のためのエンコードを
行ない且つ前記第一乃至第三のスイッチのオン・オフを
制御するエンコーダ及び制御回路とを有して構成される
。
の基準電位の間に直列に接続した抵抗列と、前記抵抗列
の抵抗分割により発生した電位の中から制御信号により
適宜選択し第三および第四の基準電位として供給する手
段と、容量値が重みづけされた複数の容量素子の内、一
方の電極が第一のスイッチを介してアナログ入力もしく
は前記第三の基準電位に接続される第一の容量群および
方の電極が第二のスイッチを介してアナログ入力もしく
は第四の基準電位に接続される第二の容量群からなる（
２ゞ−１）｛Ｎは変換のビット数）組の容量列と、前記
第一の容量群および第二の容量群を構成する各組の容量
素子の他方の電極を共通接続して入力側に接続するとと
もに制御信号によりオン・オフが制御されるスイッチに
より帰還をかける自己バイアス可能な複数のＣＭＯＳイ
ンバータ回路と、前記複数のＣＭＯＳインバータ回路の
出力側に接続されディジタル出力のためのエンコードを
行ない且つ前記第一乃至第三のスイッチのオン・オフを
制御するエンコーダ及び制御回路とを有して構成される
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＡ／Ｄ変換回路図
である。
である。
第１図に示すように、本実施例は、前述した第３図に示
す従来例と同番号および同記号のものは同一である。容
量ＣｋＡ、ＣｋＢ（ｋは１〜７）はそのされ、（ＣｋＡ
、 ＣｋＲ）で１組の容量組を形成している。ここで、
Ｃはある単位容量値とする。この容量組（ＣｋＡ、 Ｃ
ｈｉ）は一方の電極が共通にインバータＬ（ｋは１〜７
）のゲート入力にそれぞれ接続されている。また、容量
ＣｋＡの他方の電極はスイッチＳｋＡおよびＳｋＸを通
して第三の基準電位Ｖｎｓおよびアナログ入力ＶＩＮに
それぞれ接続され、容量ＣｋＢの他方の電極はスイッチ
５ｋｉｌおよびＳｋＹを通して第四の基準電位ＶＲ４お
よびＶｒＮに接続される。抵抗Ｒ＊（ｋ＝ １〜８）は
等しい抵抗値Ｒを持ち、第一の基準電位ＶＲＩと第二の
基準電位ＶＲ２の間に直列に接続されている。この抵抗
Ｒｋによる抵抗列の抵抗分割によって発生した電位の中
から制御回路１０制御信号（図示省略）を作成する。こ
の制御信号によってスイッチＳｋＡ＋ＳｋＢから１つず
つオンするスイッチが選択され、抵抗分割によって発生
した電位を第三及び第四の基準電位として与えている。
す従来例と同番号および同記号のものは同一である。容
量ＣｋＡ、ＣｋＢ（ｋは１〜７）はそのされ、（ＣｋＡ
、 ＣｋＲ）で１組の容量組を形成している。ここで、
Ｃはある単位容量値とする。この容量組（ＣｋＡ、 Ｃ
ｈｉ）は一方の電極が共通にインバータＬ（ｋは１〜７
）のゲート入力にそれぞれ接続されている。また、容量
ＣｋＡの他方の電極はスイッチＳｋＡおよびＳｋＸを通
して第三の基準電位Ｖｎｓおよびアナログ入力ＶＩＮに
それぞれ接続され、容量ＣｋＢの他方の電極はスイッチ
５ｋｉｌおよびＳｋＹを通して第四の基準電位ＶＲ４お
よびＶｒＮに接続される。抵抗Ｒ＊（ｋ＝ １〜８）は
等しい抵抗値Ｒを持ち、第一の基準電位ＶＲＩと第二の
基準電位ＶＲ２の間に直列に接続されている。この抵抗
Ｒｋによる抵抗列の抵抗分割によって発生した電位の中
から制御回路１０制御信号（図示省略）を作成する。こ
の制御信号によってスイッチＳｋＡ＋ＳｋＢから１つず
つオンするスイッチが選択され、抵抗分割によって発生
した電位を第三及び第四の基準電位として与えている。
以下、上述したＡ／Ｄ変換回路の動作について説明する
。
。
先づ、前述した従来例と同様に、スイッチＳｋＸ＋Ｓ
ｋＹ ｒ Ｓ ｋＤがオンし、容量列ＣｋＡＩ ＣｋＢ
に電荷が蓄えられる。この容量列ＣｋＡＩ ＣｋＢのイ
ンバータＩｋのゲート入力に接続されている電極側に蓄
えられる全電荷Ｑｋｌは、インバータエ、のゲート入力
の電位ｖｋ＝ｖＴであるから、（５）式のようになる。
ｋＹ ｒ Ｓ ｋＤがオンし、容量列ＣｋＡＩ ＣｋＢ
に電荷が蓄えられる。この容量列ＣｋＡＩ ＣｋＢのイ
ンバータＩｋのゲート入力に接続されている電極側に蓄
えられる全電荷Ｑｋｌは、インバータエ、のゲート入力
の電位ｖｋ＝ｖＴであるから、（５）式のようになる。
”Ｃ（ＶＴ ＶＩＮ） ”””
（５）次に、スイッチＳ ｋＸ ｒ ＳｋＹ ＋ Ｓ
ｋＤがオフし且つスイッチＳ Ａ、、 ＳＢｏがオンし
、さらにスイッチＳ ＩＩＩＡ ｒ Ｓ ｋＢがオンす
る。この時、基準電位はＶＲ３＝ ＶＲＩ ｚ ＶＢ４
＝ ＶＲ□となる。しかるに、容量列ＣｋＡＩ ｃｋ
Ｂに蓄えられている電荷Ｑｋｌの電荷再配分が行われ、
電荷再配分の前後で電荷Ｑ−ま保存されるので、 ＝Ｃ（ＶＴ ＶＩＮ） Ｖｈ＝ＶＴ （ＶＩＮ （−ＶＲ十ＶＲ２））
−−（２’）となる。この（２′）式は前述した従来例
の（２）式と同じになり、（３）式のようなＶｌＮの不
等式が成り立つことがわかる。従って、アナログ入力電
圧Ｖ、ＮをＡ／Ｄ変換した時の６ビツトの内、上位３ビ
ツトが決定されることになる。
（５）次に、スイッチＳ ｋＸ ｒ ＳｋＹ ＋ Ｓ
ｋＤがオフし且つスイッチＳ Ａ、、 ＳＢｏがオンし
、さらにスイッチＳ ＩＩＩＡ ｒ Ｓ ｋＢがオンす
る。この時、基準電位はＶＲ３＝ ＶＲＩ ｚ ＶＢ４
＝ ＶＲ□となる。しかるに、容量列ＣｋＡＩ ｃｋ
Ｂに蓄えられている電荷Ｑｋｌの電荷再配分が行われ、
電荷再配分の前後で電荷Ｑ−ま保存されるので、 ＝Ｃ（ＶＴ ＶＩＮ） Ｖｈ＝ＶＴ （ＶＩＮ （−ＶＲ十ＶＲ２））
−−（２’）となる。この（２′）式は前述した従来例
の（２）式と同じになり、（３）式のようなＶｌＮの不
等式が成り立つことがわかる。従って、アナログ入力電
圧Ｖ、ＮをＡ／Ｄ変換した時の６ビツトの内、上位３ビ
ツトが決定されることになる。
次に、抵抗列の抵抗分割によって発生した電位の中から
決定した３ビツトバイナリコードとその最下位ビットに
１″を加えたバイナリコードとにそれぞれ相当する電位
を制御回路ｌの信号により基準電位Ｖ Ｒ４ｒ Ｖ Ｒ
３として与えられるように、スイッチＳ ＡＪ Ｉ Ｓ
ＢＯに代ってスイッチＳＢＱ〜ＳＲ？およびＳＡＩ〜
ＳＡ６からオンするスイッチを選択する。
決定した３ビツトバイナリコードとその最下位ビットに
１″を加えたバイナリコードとにそれぞれ相当する電位
を制御回路ｌの信号により基準電位Ｖ Ｒ４ｒ Ｖ Ｒ
３として与えられるように、スイッチＳ ＡＪ Ｉ Ｓ
ＢＯに代ってスイッチＳＢＱ〜ＳＲ？およびＳＡＩ〜
ＳＡ６からオンするスイッチを選択する。
５３．５
前述した従来例と同様に、Ｖ ｒＮ＝ ＶＢ 十
ＶＲ２の時にインバータ■、の出力は、（２′）式より
従来例と同じく上位３ビツトが“１１０”と決定される
。次に、抵抗列の抵抗分割により発生した電位の中から
決定した３ビツト“１１０”と最下位ビットに“１”を
加えた“１１１”とに相当する電位が基準電位ＶＲ４，
ＶＢ３として与えられるように、スイッチＳＢｏ、 Ｓ
Ａｅに代ってスイッチ５Ｒ８１分が行われるが、やはり
電荷Ｑ、工は保存されるので、 となり、前述した従来例の（４）式と同じになる。これ
により、先に第１回の電荷再配分により決定した上位３
ビツトの結果と合わせ、アナログ入力ＶＴＮをＡ／Ｄ変
換した時に“１１０１０１”というバイナリコードが得
られ、１回のＡ／Ｄ変換を終了する。
ＶＲ２の時にインバータ■、の出力は、（２′）式より
従来例と同じく上位３ビツトが“１１０”と決定される
。次に、抵抗列の抵抗分割により発生した電位の中から
決定した３ビツト“１１０”と最下位ビットに“１”を
加えた“１１１”とに相当する電位が基準電位ＶＲ４，
ＶＢ３として与えられるように、スイッチＳＢｏ、 Ｓ
Ａｅに代ってスイッチ５Ｒ８１分が行われるが、やはり
電荷Ｑ、工は保存されるので、 となり、前述した従来例の（４）式と同じになる。これ
により、先に第１回の電荷再配分により決定した上位３
ビツトの結果と合わせ、アナログ入力ＶＴＮをＡ／Ｄ変
換した時に“１１０１０１”というバイナリコードが得
られ、１回のＡ／Ｄ変換を終了する。
以上説明したように、本実施例によれば、第３図に示す
従来例において２’＝６４個必要として抵抗素子が２３
−８個で済む。また、容量素子数は２倍の数になったが
、半導体集積回路における容量素子は、小さな面積でも
所望の容量比を得ることができ、容量列ＣｋＡＩ Ｃｋ
ｌの容量値の合計は前述した従来例の容量素子Ｃｋの容
量値とほぼ同程度で良く、さらに容量素子の占有面積も
ほぼ同程度にすることができる。従って、チップ面積を
増大させず、高速且つ高ビットのＡ／Ｄ変換を実現する
ことができる。
従来例において２’＝６４個必要として抵抗素子が２３
−８個で済む。また、容量素子数は２倍の数になったが
、半導体集積回路における容量素子は、小さな面積でも
所望の容量比を得ることができ、容量列ＣｋＡＩ Ｃｋ
ｌの容量値の合計は前述した従来例の容量素子Ｃｋの容
量値とほぼ同程度で良く、さらに容量素子の占有面積も
ほぼ同程度にすることができる。従って、チップ面積を
増大させず、高速且つ高ビットのＡ／Ｄ変換を実現する
ことができる。
第２図は本発明の第二の実施例を示すＡ／Ｄ変換回路図
である。
である。
第２図に示すように、本実施例は一方の電極が共通な３
つの容量素子ＣｋＡ＋ ＣｋＢｔ Ｃ＊。によって１組
の容量列を形成するものである。これら容量素子ＣｋＡ
Ｉ Ｃｉｖ＋ Ｃｖ。の他方の電極はそれぞれスイッチ
Ｓｈ＋ｘ、 ５ｈｏＹ、 Ｓｈ＋ｚ（ｊ ＝Ａ、Ｂ−Ｃ
）を通して、アナログ入力■、Ｎ、基準電位ＶＲ３およ
びＶＢ４のいずれかに接続される。尚、前述した第一の
実施例と同じ番号を付与したものは、同じものである。
つの容量素子ＣｋＡ＋ ＣｋＢｔ Ｃ＊。によって１組
の容量列を形成するものである。これら容量素子ＣｋＡ
Ｉ Ｃｉｖ＋ Ｃｖ。の他方の電極はそれぞれスイッチ
Ｓｈ＋ｘ、 ５ｈｏＹ、 Ｓｈ＋ｚ（ｊ ＝Ａ、Ｂ−Ｃ
）を通して、アナログ入力■、Ｎ、基準電位ＶＲ３およ
びＶＢ４のいずれかに接続される。尚、前述した第一の
実施例と同じ番号を付与したものは、同じものである。
本実施例における回路動作は、基本的に第一の実施例と
同じであるが、容量比を連出に選択し、容量に電荷を蓄
えた後、電荷再配分を行う際制御回路ｌからの信号によ
り容量素子ＣｋＡｒ Ｃｖｂ＋ Ｃｋｃの中から基準電
位ＶＲ３へ接続するもの、基準電位ＶＲ４へ接続するも
のを適宜選択してやることが相違している。これにより
、同一回路で種々の変換特性を持たせることができると
いう利点がある。
同じであるが、容量比を連出に選択し、容量に電荷を蓄
えた後、電荷再配分を行う際制御回路ｌからの信号によ
り容量素子ＣｋＡｒ Ｃｖｂ＋ Ｃｋｃの中から基準電
位ＶＲ３へ接続するもの、基準電位ＶＲ４へ接続するも
のを適宜選択してやることが相違している。これにより
、同一回路で種々の変換特性を持たせることができると
いう利点がある。
例えば、第１表に示す容量比が得られるように、容量素
子ＣｋＡ、Ｃ，ヨ、ＣｋＣの容量比を取り、第１回の電
荷再配分を行う。このとき、容量素子ＣｋＡ＋ＣｋＢを
基準電位Ｖ！１１へ、容量素子Ｃ２゜を基準電位ＶＲ４
へ接続する。また、第２回の電荷再配分では容量素子Ｃ
ｋＡを基準電位ＶＲ３に、容量素子ＣｋＢ ＴＣ５゜を
基準電位Ｖ！１４へ接続する。
子ＣｋＡ、Ｃ，ヨ、ＣｋＣの容量比を取り、第１回の電
荷再配分を行う。このとき、容量素子ＣｋＡ＋ＣｋＢを
基準電位Ｖ！１１へ、容量素子Ｃ２゜を基準電位ＶＲ４
へ接続する。また、第２回の電荷再配分では容量素子Ｃ
ｋＡを基準電位ＶＲ３に、容量素子ＣｋＢ ＴＣ５゜を
基準電位Ｖ！１４へ接続する。
第１表
このように、第１回の電荷再配分では直線的な変換特性
を持たせ、第２回の電荷再配分では非直線的な変換特性
を持たせることができる。尚、第１回おまび第２回の電
荷再配分共、容量素子Ｃ１７、およびＣｋＢを基準電位
ＶＲ３へ、容量素子Ｃ５゜を基準電位ＶＲ４へ接続し、
前述した第一の実施例と同様に直線的な変換特性を持た
せることもできる。
を持たせ、第２回の電荷再配分では非直線的な変換特性
を持たせることができる。尚、第１回おまび第２回の電
荷再配分共、容量素子Ｃ１７、およびＣｋＢを基準電位
ＶＲ３へ、容量素子Ｃ５゜を基準電位ＶＲ４へ接続し、
前述した第一の実施例と同様に直線的な変換特性を持た
せることもできる。
以上説明したように、本発明のＡ／Ｄ変換回路は、変換
ビット数｛Ｎ）が増加しても抵抗数の増加する割合を押
さえるとともに、チップ面積を増大させずに高速且つ高
ビットのＡ／Ｄ変換を実現することができるという効果
がある。
ビット数｛Ｎ）が増加しても抵抗数の増加する割合を押
さえるとともに、チップ面積を増大させずに高速且つ高
ビットのＡ／Ｄ変換を実現することができるという効果
がある。
第１図は本発明の第一の実施例を示すＡ／Ｄ変換回路図
、第２図は本発明の第二の実施例を示すＡ／Ｄ変換回路
図、第３図は従来の一例を示す直並列型Ａ／Ｄ変換回路
図である。 １・・・・・・エンコータ及び制御回路、Ｒ１−’−Ｒ
ｓ４・・・・・・抵抗素子、０１〜Ｃｔ 、 ＣＩＡ
−Ｃ７Ｃ・・・・・・容量素子、■、〜■７・・・・・
・ＣＭＯＳインバータ回路、Ｓｌ。 （ｉ＝１〜７．Ａ、Ｂ； ｊ＝ｏ〜８．Ａ、Ｂ、Ｘ、Ｙ
）および５ｌｊｋ（ｉ＝１〜７：ｊ＝Ａ〜Ｃ： ｋ＝Ｘ
。 Ｙ、Ｚ）・・・・・・スイッチ素子。 代理人 弁理士 内 原 晋 第１図 牢ｊ０夏、Ｔか１ Ｖｅｔ 恒２ｍｌ聰冑ＩＰ拉 猶３図 アブ０７人力
、第２図は本発明の第二の実施例を示すＡ／Ｄ変換回路
図、第３図は従来の一例を示す直並列型Ａ／Ｄ変換回路
図である。 １・・・・・・エンコータ及び制御回路、Ｒ１−’−Ｒ
ｓ４・・・・・・抵抗素子、０１〜Ｃｔ 、 ＣＩＡ
−Ｃ７Ｃ・・・・・・容量素子、■、〜■７・・・・・
・ＣＭＯＳインバータ回路、Ｓｌ。 （ｉ＝１〜７．Ａ、Ｂ； ｊ＝ｏ〜８．Ａ、Ｂ、Ｘ、Ｙ
）および５ｌｊｋ（ｉ＝１〜７：ｊ＝Ａ〜Ｃ： ｋ＝Ｘ
。 Ｙ、Ｚ）・・・・・・スイッチ素子。 代理人 弁理士 内 原 晋 第１図 牢ｊ０夏、Ｔか１ Ｖｅｔ 恒２ｍｌ聰冑ＩＰ拉 猶３図 アブ０７人力
Claims (1)
- 第一の基準電位および第二の基準電位の間に直列に接続
した抵抗列と、前記抵抗列の抵抗分割により発生した電
位の中から制御信号により適宜選択し第三および第四の
基準電位として供給する手段と、容量値が重みづけされ
た複数の容量素子の内、一方の電極が第一のスイッチを
介してアナログ入力もしくは前記第三の基準電位に接続
される第一の容量群および一方の電極が第二のスイッチ
を介してアナログ入力もしくは第四の基準電位に接続さ
れる第二の容量群からなる（２＾Ｎ−１）｛Ｎは変換の
ビット数｝組の容量列と、前記第一の容量群および第二
の容量群を構成する各組の容量素子の他方の電極を共通
接続して入力側に接続するとともに制御信号によりオン
・オフが制御されるスイッチにより帰還をかける自己バ
イアス可能な複数のＣＭＯＳインバータ回路と、前記複
数のＣＭＯＳインバータ回路の出力側に接続されディジ
タル出力のためのエンコードを行ない且つ前記第一乃至
第三のスイッチのオン・オフを制御するエンコーダ及び
制御回路とを有することを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16017890A JPH0451613A (ja) | 1990-06-19 | 1990-06-19 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16017890A JPH0451613A (ja) | 1990-06-19 | 1990-06-19 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451613A true JPH0451613A (ja) | 1992-02-20 |
Family
ID=15709529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16017890A Pending JPH0451613A (ja) | 1990-06-19 | 1990-06-19 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120827A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH07202705A (ja) * | 1993-12-03 | 1995-08-04 | Korea Electron Telecommun | キャパシタ型電圧分配回路 |
-
1990
- 1990-06-19 JP JP16017890A patent/JPH0451613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120827A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH07202705A (ja) * | 1993-12-03 | 1995-08-04 | Korea Electron Telecommun | キャパシタ型電圧分配回路 |
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