JPS6387022A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPS6387022A JPS6387022A JP61232343A JP23234386A JPS6387022A JP S6387022 A JPS6387022 A JP S6387022A JP 61232343 A JP61232343 A JP 61232343A JP 23234386 A JP23234386 A JP 23234386A JP S6387022 A JPS6387022 A JP S6387022A
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- voltage
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- analog
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高分解能で高集積化に好適なアナログ・デ
ジタル変換器に関する。
ジタル変換器に関する。
（従来の技術）
アナログ・デジタル変換器（Ａ／Ｄ変換器）は、要求精
度及び変換速度に応じて種々の方式が用いられているが
１．従来から用いられている並列比較形のアナログ・デ
ジタル変換器としては、例えば第４図に示すようなもの
がある。これは特開昭５８−６９１１２号に開示されて
おり、詳細な説明があるが、ここで第４図に基づいてこ
の概略を説明する。
度及び変換速度に応じて種々の方式が用いられているが
１．従来から用いられている並列比較形のアナログ・デ
ジタル変換器としては、例えば第４図に示すようなもの
がある。これは特開昭５８−６９１１２号に開示されて
おり、詳細な説明があるが、ここで第４図に基づいてこ
の概略を説明する。
第４図に示すＡ／Ｄ変換器は、アナログ入力信号を上位
（ＭＳＢ）２ビツト、下位（ＬＳＢ）２ビツトの計４ビ
ットのデジタル信号に変換するものである。アナログ入
力信号はサンプルホールド回路１１によりサンプルホー
ルドされて、並列に設けられた３つの比較器１２ａ、１
２ｂ、１２ｃにそれぞれ入力される。それぞれの比較器
１２ａ。
（ＭＳＢ）２ビツト、下位（ＬＳＢ）２ビツトの計４ビ
ットのデジタル信号に変換するものである。アナログ入
力信号はサンプルホールド回路１１によりサンプルホー
ルドされて、並列に設けられた３つの比較器１２ａ、１
２ｂ、１２ｃにそれぞれ入力される。それぞれの比較器
１２ａ。
１２ｂ、１２ｃには、直列に接続された４つの抵抗１３
ａ、１３ｂ、１３ｃ、１３ｄにより構成された基準電圧
発生器１３が発生する所定レベルの１次基準電圧が与え
られており、アナログ入力信号はそれぞれの比較器１２
ａ 、 １２ｂ 、 １２ｃで１次基準電圧とそれぞれ
レベル比較される。それぞれの比較器１２ａ 、 １２
ｂ 、 １２ｃは、入力アナログ信号≧１次基準電圧で
あれば“１″を他の場合には“０”を比較結果として出
力する。
ａ、１３ｂ、１３ｃ、１３ｄにより構成された基準電圧
発生器１３が発生する所定レベルの１次基準電圧が与え
られており、アナログ入力信号はそれぞれの比較器１２
ａ 、 １２ｂ 、 １２ｃで１次基準電圧とそれぞれ
レベル比較される。それぞれの比較器１２ａ 、 １２
ｂ 、 １２ｃは、入力アナログ信号≧１次基準電圧で
あれば“１″を他の場合には“０”を比較結果として出
力する。
これらの出力は、並列に設けられた排他的論理和回路（
ＥＸ−ＯＲ）１４ａ 、１４ｂ 、１４ｃ 。
ＥＸ−ＯＲ）１４ａ 、１４ｂ 、１４ｃ 。
１４ｄに与えられて、論理処理されている。これらのＥ
Ｘ−ＯＲ１４ａ 、１４ｂ 、１４ｃ 、１４ｄのそれ
ぞれの論理出力は、エンコーダ１５に与えられてエンコ
ードされ、アナログ入力信号における上位２ビツトのデ
ジタル信号を得ている。
Ｘ−ＯＲ１４ａ 、１４ｂ 、１４ｃ 、１４ｄのそれ
ぞれの論理出力は、エンコーダ１５に与えられてエンコ
ードされ、アナログ入力信号における上位２ビツトのデ
ジタル信号を得ている。
一方、基準電圧発生器１３で発生された１数基準電圧Ｖ
ｒｅｆ、Ｖ＋＋、Ｖ＋ｏ、Ｖｏ＋、Ｖｏ。
ｒｅｆ、Ｖ＋＋、Ｖ＋ｏ、Ｖｏ＋、Ｖｏ。
は、ＥＸ−ＯＲの出力により選択的に導通制御されるス
イッチ回路１６ａ 、１６ｂ 、１６Ｃ。
イッチ回路１６ａ 、１６ｂ 、１６Ｃ。
１６（ｌに与えられている。これらのスイッチ回路１６
ａ、１６ｂ、１６ｃ、１６ｄは奇数順位の１次Ｕ＊電圧
Ｖｒｅｆ 、Ｖ＋ ｏ 、Ｖｏｏのうちアナログ入力信
号のレベルに最も近い１次基準電圧を、直列に接続され
た４つの抵抗１７ａ、１７ｂ、１７ｃ 、１７ｄで構成
された分圧器１７の一方端に、偶数順位の比較基準電圧
Ｖ＋ ＋ ＊ Ｖｏ ＋のうちアナログ入力信号のレベ
ルに最も近い１次基準電圧を分圧器１７の他方端に与え
る。
ａ、１６ｂ、１６ｃ、１６ｄは奇数順位の１次Ｕ＊電圧
Ｖｒｅｆ 、Ｖ＋ ｏ 、Ｖｏｏのうちアナログ入力信
号のレベルに最も近い１次基準電圧を、直列に接続され
た４つの抵抗１７ａ、１７ｂ、１７ｃ 、１７ｄで構成
された分圧器１７の一方端に、偶数順位の比較基準電圧
Ｖ＋ ＋ ＊ Ｖｏ ＋のうちアナログ入力信号のレベ
ルに最も近い１次基準電圧を分圧器１７の他方端に与え
る。
分圧器１７は与えられた１次基準電圧を等分圧Ｌ／Ｔ、
２次基準ｆｆｉ圧Ｖ＋ ＋ 、 Ｖ＋ ｏ 、 Ｖｏ
＋を生成して、これを入力アナログ信号が入力されてい
る比較器１８ａ 、１８ｂ 、１８ｃに与える。比較器
１８ａ 、１８ｂ 、１８ｃは、入力アナログ信号と２
次基準電圧をレベル比較している。それぞれの比較器１
８ａ 、１８ｂ 、１８ｃによる比較結果は、スイッチ
回路１９を介してエンコーダ２０に与えられてエンコー
ドされ、アナログ入力信号における下位２ビツトのデジ
タル信号を得ている。
２次基準ｆｆｉ圧Ｖ＋ ＋ 、 Ｖ＋ ｏ 、 Ｖｏ
＋を生成して、これを入力アナログ信号が入力されてい
る比較器１８ａ 、１８ｂ 、１８ｃに与える。比較器
１８ａ 、１８ｂ 、１８ｃは、入力アナログ信号と２
次基準電圧をレベル比較している。それぞれの比較器１
８ａ 、１８ｂ 、１８ｃによる比較結果は、スイッチ
回路１９を介してエンコーダ２０に与えられてエンコー
ドされ、アナログ入力信号における下位２ビツトのデジ
タル信号を得ている。
スイッチ回路１９は、ＥＸ−ＯＲ１４ａ。
１４Ｃの出力の論理和処理を行なうオア回路２１により
切換制御され、比較器１８ａ、１８ｂ。
切換制御され、比較器１８ａ、１８ｂ。
１８ｃの出力におけるビット順位を反転処理するもので
ある。この反転処理は、アナログ入力信号のレベルに応
じて分圧器１７に与えられる２次基準電圧のレベル高低
が反転し、２次基準電圧に対して比較結果が反転するた
め、これを補正するものである。このようなスイッチ回
路１９は、例えば第５図に示すように電流経路を切換え
ることによりスイッチング動作を行なう複数の差動対を
なすトランジスタで構成される。
ある。この反転処理は、アナログ入力信号のレベルに応
じて分圧器１７に与えられる２次基準電圧のレベル高低
が反転し、２次基準電圧に対して比較結果が反転するた
め、これを補正するものである。このようなスイッチ回
路１９は、例えば第５図に示すように電流経路を切換え
ることによりスイッチング動作を行なう複数の差動対を
なすトランジスタで構成される。
（発明が解決しようとする問題点）
以上説明したように、比較３１８ａ 、１８ｂ 。
１８ｃのそれぞれの比較結果は、分圧器１７に与えられ
る２次基準電圧レベル高低の反転を補正するために、ス
イッチ回路１９により反転されてエンコーダ２０に与え
られている。
る２次基準電圧レベル高低の反転を補正するために、ス
イッチ回路１９により反転されてエンコーダ２０に与え
られている。
したがって、スイッチ回路１９を構成するスイッチの個
数は、アナログ入力信号と２次基準電圧とを比較する比
較器の個数の増加にともなって増加することになり、デ
ジタル信号におけるＬＳＢ側のビット数（分解能〉をｎ
とすると（２ｎ−２）個必要となる。このため、分解能
を高めるにしたがって、スイッチ回路１９を構成するス
イッチの個数は指数関数的に増加することになる。さら
に、アナログ入力信号と２次基準電圧を比較する比較器
からスイッチ回路１つを構成するスイッチとを接続する
配線の本数は、（２Ｘ （２ｎ−２）＋１ ）本必要と
なり、分解能を高めるにしたがって、配線の本数も指数
関数的に増加することになる。
数は、アナログ入力信号と２次基準電圧とを比較する比
較器の個数の増加にともなって増加することになり、デ
ジタル信号におけるＬＳＢ側のビット数（分解能〉をｎ
とすると（２ｎ−２）個必要となる。このため、分解能
を高めるにしたがって、スイッチ回路１９を構成するス
イッチの個数は指数関数的に増加することになる。さら
に、アナログ入力信号と２次基準電圧を比較する比較器
からスイッチ回路１つを構成するスイッチとを接続する
配線の本数は、（２Ｘ （２ｎ−２）＋１ ）本必要と
なり、分解能を高めるにしたがって、配線の本数も指数
関数的に増加することになる。
これは、Ａ／Ｄ変換器の集積化にあたり、素子数及び配
線領域の増大を招くことになり、高分解能のＡ／Ｄ変換
器における高集積化の障害となっていた。
線領域の増大を招くことになり、高分解能のＡ／Ｄ変換
器における高集積化の障害となっていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、高速、＾精度をそこなうこ
となく、一部回路構成を簡素化して、高分解能で高集積
化を実現することができるアナログ・デジタル変換器を
提供することにある。
、その目的とするところは、高速、＾精度をそこなうこ
となく、一部回路構成を簡素化して、高分解能で高集積
化を実現することができるアナログ・デジタル変換器を
提供することにある。
［発明の構成〕
（問題点を解決するための手段）
上記目的を達成するために、この発明は、アナログ入力
電圧とレベルの異なる複数の１次基準電圧とをそれぞれ
比較する第１の比較手段と、この第１の比較手段の比較
結果にしたがってアナログ入力電圧を上位ビット側のデ
ジタル信号に変換する第１の変換手段と、両入力端に供
給される１次基準電圧からレベルの異なる複数の２次基
準電圧を発生する基準電圧発生手段と、第１の比較手段
の比較結果に従ってアナログ入力電圧に最も近い奇数順
位の１次基準電圧を前記基準電圧発生手段の一方の入力
端に供給するとともにアナログ入力電圧に最も近い偶数
順位の１次基準電圧を前記基準電圧発生手段の他方の入
力端に供給する切換手段と、アナログ入力電圧と２次基
準電圧とを比較する第２の比較手段と、この第２の比較
手段の比較結果をアナログ入力電圧に対する下位ビット
側のデジタル信号に対応した符号に変換する第２の変換
手段と、この第２の変換手段の出力する符号あるいはこ
の符号を反転した反転符号を前記基準電圧発生手段の両
入力端の電位関係にしたがって選択してアナログ入力電
圧に対する下位ビット側のデジタル信号を得る選択手段
とから構成される。
電圧とレベルの異なる複数の１次基準電圧とをそれぞれ
比較する第１の比較手段と、この第１の比較手段の比較
結果にしたがってアナログ入力電圧を上位ビット側のデ
ジタル信号に変換する第１の変換手段と、両入力端に供
給される１次基準電圧からレベルの異なる複数の２次基
準電圧を発生する基準電圧発生手段と、第１の比較手段
の比較結果に従ってアナログ入力電圧に最も近い奇数順
位の１次基準電圧を前記基準電圧発生手段の一方の入力
端に供給するとともにアナログ入力電圧に最も近い偶数
順位の１次基準電圧を前記基準電圧発生手段の他方の入
力端に供給する切換手段と、アナログ入力電圧と２次基
準電圧とを比較する第２の比較手段と、この第２の比較
手段の比較結果をアナログ入力電圧に対する下位ビット
側のデジタル信号に対応した符号に変換する第２の変換
手段と、この第２の変換手段の出力する符号あるいはこ
の符号を反転した反転符号を前記基準電圧発生手段の両
入力端の電位関係にしたがって選択してアナログ入力電
圧に対する下位ビット側のデジタル信号を得る選択手段
とから構成される。
（作用）
この発明のアナログ・デジタル変換器においては、アナ
ログ入力電圧と１次基準電圧との比較結果にしたがって
アナログ入力電圧に対する上位ビット側のデジタル信号
を得て、アナログ入力電圧と２次基準電圧との比較結果
をアナログ入力電圧に対する下位ビット側のデジタル信
号に対応した符号に変換し、この符号あるいはこの符号
を反転した反転符号を、アナログ入力電圧と１次基準電
圧との比較結果にしたがって選択してアナログ入力電圧
に対する下位ビット側のデジタル信号を得ている。
ログ入力電圧と１次基準電圧との比較結果にしたがって
アナログ入力電圧に対する上位ビット側のデジタル信号
を得て、アナログ入力電圧と２次基準電圧との比較結果
をアナログ入力電圧に対する下位ビット側のデジタル信
号に対応した符号に変換し、この符号あるいはこの符号
を反転した反転符号を、アナログ入力電圧と１次基準電
圧との比較結果にしたがって選択してアナログ入力電圧
に対する下位ビット側のデジタル信号を得ている。
（実施例）
以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の一実施例に係るアナログ・デジタル
変換器（Ａ／Ｄｉｎ換器）の構成図である。
変換器（Ａ／Ｄｉｎ換器）の構成図である。
同図に示すＡ／Ｄ変換器は、第４図に示したものと同様
に、アナログ入力信号を上位（ＭＳＢ）２ビツト、下位
（ＬＳＢ）２ビツトの計４ビットのデジタル信号に変換
するものであり、アナログ入力信号と２次基準電圧との
比較結果を、エンコーダによりエンコードした後、この
エンコード結果に対して１の補数をとることにより、ア
ナログ入力信号における下位１１１１２ビツトのデジタ
ル信号を得るようにしたものである。なお、第１図にお
いて、第４図と同一符号のものは同一機能を有するもの
であり、その説明は省略する。
に、アナログ入力信号を上位（ＭＳＢ）２ビツト、下位
（ＬＳＢ）２ビツトの計４ビットのデジタル信号に変換
するものであり、アナログ入力信号と２次基準電圧との
比較結果を、エンコーダによりエンコードした後、この
エンコード結果に対して１の補数をとることにより、ア
ナログ入力信号における下位１１１１２ビツトのデジタ
ル信号を得るようにしたものである。なお、第１図にお
いて、第４図と同一符号のものは同一機能を有するもの
であり、その説明は省略する。
第１図において、アナログ入力信号はサンプルホールド
回路１１にサンプルホールドされて、基準電圧発生器１
３により発生された１次基準電圧とそれぞれの比較器１
２ａ、１２ｂ、１２Ｃによりレベル比較される。これら
の比較結果は、それぞれＥＸ−ＯＲ１４ａ 、１４ｂ
、１４ｃ 、１４ｄにより論理処理されてエンコーダ１
５に与えられる。エンコーダ１５は、ＥＸ−ＯＲ１４ａ
とＥＸ−ＯＲ１４ｃのそれぞれの出力のオア論理をとる
とともに、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ１４ｂのそれ
ぞれの出力のオア論理をとり、ここにアナログ入力信号
に対する上位（ＭＳＢ）２ビツトのデジタル信号を得て
いる。
回路１１にサンプルホールドされて、基準電圧発生器１
３により発生された１次基準電圧とそれぞれの比較器１
２ａ、１２ｂ、１２Ｃによりレベル比較される。これら
の比較結果は、それぞれＥＸ−ＯＲ１４ａ 、１４ｂ
、１４ｃ 、１４ｄにより論理処理されてエンコーダ１
５に与えられる。エンコーダ１５は、ＥＸ−ＯＲ１４ａ
とＥＸ−ＯＲ１４ｃのそれぞれの出力のオア論理をとる
とともに、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ１４ｂのそれ
ぞれの出力のオア論理をとり、ここにアナログ入力信号
に対する上位（ＭＳＢ）２ビツトのデジタル信号を得て
いる。
一方、基準電圧発生器１３で発生された１次基準電圧は
、ＥＸ−ＯＲＩ ４ａ 、１４ｂ 、１４ｃ 。
、ＥＸ−ＯＲＩ ４ａ 、１４ｂ 、１４ｃ 。
１４ｄの出力により切換制御されるスイッチ回路５１ａ
、５１ｂ、５１ｃ、５１ｄ、５１ｅに与えられる。これ
らのスイッチ回路５１ａ 、５１ｂ 。
、５１ｂ、５１ｃ、５１ｄ、５１ｅに与えられる。これ
らのスイッチ回路５１ａ 、５１ｂ 。
５１ｃ 、５１ｄ 、５１ｅは、奇数順位の１数基準電
圧ｖｒｔ、 Ｖ＋ ｏ 、 Ｖｒｂのうち、アナログ入
力電圧Ｖｉｎに最も近いものを選択して分圧器１７の−
万端に与え、偶数順位の１次基準電圧Ｖ＋ ＋ 、 Ｖ
ｏｌのうち、アナログ入力電圧Ｖｉｎに最も近いものを
選択して分圧器１７の他方端に与える。このようにして
、分圧器１７に与えられた１次基準電圧により２次基準
電圧が生成され、この２次基準電圧とアナログ入力信号
が、比較器１７ａ、１７ｂ、１７ｃによりレベル比較さ
れる。
圧ｖｒｔ、 Ｖ＋ ｏ 、 Ｖｒｂのうち、アナログ入
力電圧Ｖｉｎに最も近いものを選択して分圧器１７の−
万端に与え、偶数順位の１次基準電圧Ｖ＋ ＋ 、 Ｖ
ｏｌのうち、アナログ入力電圧Ｖｉｎに最も近いものを
選択して分圧器１７の他方端に与える。このようにして
、分圧器１７に与えられた１次基準電圧により２次基準
電圧が生成され、この２次基準電圧とアナログ入力信号
が、比較器１７ａ、１７ｂ、１７ｃによりレベル比較さ
れる。
これらの比較結果は、並列に設けられた４つのＥＸ−Ｏ
Ｒ５５ａ 、５５ｂ 、５５ｃ 、５５ｄに与えられる
。ＥＸ−ＯＲ５５ａは、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ
１４ｃとのそれぞれのオア論理をインバータ回路５７で
反転した信号と、比較器１８ａの出力とを入力し、ＥＸ
−ＯＲ５５ｂは、比較器１８ａ、１８ｂのそれぞれの出
力を入力し、ＥＸ−ＯＲ５５ｃｔ、ｔ、比較器１８ｂ
、１８Ｃ（７）それぞれの出力を入力し、ＥＸ−ＯＲ５
５ｄは、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ１４ｃとのそれ
ぞれの出力のオア論理信号と、比較器１８０の出力とを
入力してそれぞれ論理処理している。なお、ＥＸ−ＯＲ
５５ｄは省略してもかまわない。
Ｒ５５ａ 、５５ｂ 、５５ｃ 、５５ｄに与えられる
。ＥＸ−ＯＲ５５ａは、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ
１４ｃとのそれぞれのオア論理をインバータ回路５７で
反転した信号と、比較器１８ａの出力とを入力し、ＥＸ
−ＯＲ５５ｂは、比較器１８ａ、１８ｂのそれぞれの出
力を入力し、ＥＸ−ＯＲ５５ｃｔ、ｔ、比較器１８ｂ
、１８Ｃ（７）それぞれの出力を入力し、ＥＸ−ＯＲ５
５ｄは、ＥＸ−ＯＲ１４ａとＥＸ−ＯＲ１４ｃとのそれ
ぞれの出力のオア論理信号と、比較器１８０の出力とを
入力してそれぞれ論理処理している。なお、ＥＸ−ＯＲ
５５ｄは省略してもかまわない。
それぞれのＥＸ−ＯＲ５５ａ 、５５ｂ 、５５Ｃ。
５５ｄの出力はエンコーダ５３に与えられる。エンコー
ダ５３は、ＥＸ−ＯＲ５５ａとＥＸ−ＯＲ５５ｃとのそ
れぞれの論理出力のオア論理をとり、この論理出力をエ
ンコーダ５３の一方の出力とし、さらに、ＥＸ−ＯＲ５
５ａとＥＸ−ＯＲ５５ｂとのそれぞれの論理出力のオア
論理をとり、この論理出力をエンコーダ５３の他方の出
力としている。
ダ５３は、ＥＸ−ＯＲ５５ａとＥＸ−ＯＲ５５ｃとのそ
れぞれの論理出力のオア論理をとり、この論理出力をエ
ンコーダ５３の一方の出力とし、さらに、ＥＸ−ＯＲ５
５ａとＥＸ−ＯＲ５５ｂとのそれぞれの論理出力のオア
論理をとり、この論理出力をエンコーダ５３の他方の出
力としている。
このようなエンコーダ５３は、例えば、第２図に示すよ
うに構成したものがある。このエンコーダ５３は、電流
経路に対して直列に配置されたトランジスタをＥＸ−Ｏ
Ｒ５５ａ 、５５ｂ 、５５ｃの出力で導通制御するこ
とにより、エンコード処理を行なうようにしている。エ
ンコーダ５３の出力は、これらの出力の１の補数を算出
するために、インバータ回路６１ａ 、６１ｂに与えら
れて反転される。それぞれの反転出力及びエンコーダ５
３のそれぞれの出力は、ＥＸ−ＯＲ１４ａの出力とＥＸ
−ＯＲ１４ｃの出力とのオア論理信号により選択的に切
換υＩ御されるスイッチで構成される選択回路５つに与
えられる。この選択回路５９は、アナログ入力電圧が、
１次基準電圧のどの範囲にあるかに応じて、エンコーダ
５３の出力あるいはエンコーダ５３の出力の反転出力を
選択して、アナログ入力信号に対する下位（ＬＳＢ）２
ビツトのデジタル信号を得るものである。
うに構成したものがある。このエンコーダ５３は、電流
経路に対して直列に配置されたトランジスタをＥＸ−Ｏ
Ｒ５５ａ 、５５ｂ 、５５ｃの出力で導通制御するこ
とにより、エンコード処理を行なうようにしている。エ
ンコーダ５３の出力は、これらの出力の１の補数を算出
するために、インバータ回路６１ａ 、６１ｂに与えら
れて反転される。それぞれの反転出力及びエンコーダ５
３のそれぞれの出力は、ＥＸ−ＯＲ１４ａの出力とＥＸ
−ＯＲ１４ｃの出力とのオア論理信号により選択的に切
換υＩ御されるスイッチで構成される選択回路５つに与
えられる。この選択回路５９は、アナログ入力電圧が、
１次基準電圧のどの範囲にあるかに応じて、エンコーダ
５３の出力あるいはエンコーダ５３の出力の反転出力を
選択して、アナログ入力信号に対する下位（ＬＳＢ）２
ビツトのデジタル信号を得るものである。
すなわち、アナログ入力電圧Ｖｉｎが、１数基準電圧Ｖ
ｒｔとＶｌ １あるいはＶＩ ｏとＶｏ Ｉ との間に
ある場合は、エンコーダ５３の出力が選択され、１次基
準電圧Ｖ＋ ＋ とＶＩｏあるいはＶｏ＋ とＶｒｂと
の間にある場合には、エンコーダ５３の反転出力が選択
される。これは、アナログ入力信号が、１数基準電圧Ｖ
ｒｔとＶＩ ＋あるいはＶＩｏとＶｏ ＋ との間にあ
る場合と、１数基準電圧ＶＩ ＩとＶＩｏあるいはＶｏ
ｌ とＶｒｂとの間にある場合とで、分圧器１７の両
端に与えられ１次基準電圧のレベル高低が反転し、アナ
ログ入力信号と２次基準電圧との比較結果が異なるため
、これを補正するためである。
ｒｔとＶｌ １あるいはＶＩ ｏとＶｏ Ｉ との間に
ある場合は、エンコーダ５３の出力が選択され、１次基
準電圧Ｖ＋ ＋ とＶＩｏあるいはＶｏ＋ とＶｒｂと
の間にある場合には、エンコーダ５３の反転出力が選択
される。これは、アナログ入力信号が、１数基準電圧Ｖ
ｒｔとＶＩ ＋あるいはＶＩｏとＶｏ ＋ との間にあ
る場合と、１数基準電圧ＶＩ ＩとＶＩｏあるいはＶｏ
ｌ とＶｒｂとの間にある場合とで、分圧器１７の両
端に与えられ１次基準電圧のレベル高低が反転し、アナ
ログ入力信号と２次基準電圧との比較結果が異なるため
、これを補正するためである。
ところで、インバータ回路６１８．６１ｂを含んだ選択
回路５９は、例えば第３図に示すように構成したものが
ある。これは、差動対をなすトランジスタをエンコーダ
５３の出力と基準電圧■ｒｅｒ及びデジタル信号の上位
２ビツトの出力と基準電圧■ｒｅｒで導通制御して、作
動対をなすトランジスタを流れる電流の経路を切換える
ことによりスイッチング動作させている。
回路５９は、例えば第３図に示すように構成したものが
ある。これは、差動対をなすトランジスタをエンコーダ
５３の出力と基準電圧■ｒｅｒ及びデジタル信号の上位
２ビツトの出力と基準電圧■ｒｅｒで導通制御して、作
動対をなすトランジスタを流れる電流の経路を切換える
ことによりスイッチング動作させている。
ここで、デジタル信号の下位（ＬＳＢ）２ビツトに着目
して、アナログ入力電圧Ｖｉｎが１数基準電圧Ｖｌ ｌ
とＶＩＯとの間にある場合と、１数基準電圧Ｖ１ｏ
（！：ＶＯ＋ との間にある場合について説明する。
して、アナログ入力電圧Ｖｉｎが１数基準電圧Ｖｌ ｌ
とＶＩＯとの間にある場合と、１数基準電圧Ｖ１ｏ
（！：ＶＯ＋ との間にある場合について説明する。
まずアナログ入力電圧■ｉｎが１数基準電圧ＶＩ Ｉ
とＶＩｏとの間にある場合は、比較器１２ａの出力は″
“０″となり、比較器１２ｂ。
とＶＩｏとの間にある場合は、比較器１２ａの出力は″
“０″となり、比較器１２ｂ。
１２Ｃの出力は１°”となる。これにより、ＥＸ−ＯＲ
１４ｂの出力のみが１゛となり、スイッチ回路５１ｂ、
５１Ｃｔｆｉ導通状態となり、分圧器１７を構成する抵
抗１７ａの一端に１数基準電圧ＶＩＯが与えられ、抵抗
１７ｄの一端に１次基準電圧Ｖ＋ ＋が与えられて、２
数基準電圧υ１１゜υ１０．υｏ１が生成される。
１４ｂの出力のみが１゛となり、スイッチ回路５１ｂ、
５１Ｃｔｆｉ導通状態となり、分圧器１７を構成する抵
抗１７ａの一端に１数基準電圧ＶＩＯが与えられ、抵抗
１７ｄの一端に１次基準電圧Ｖ＋ ＋が与えられて、２
数基準電圧υ１１゜υ１０．υｏ１が生成される。
ここで、アナログ入力電圧Ｖｉｎが２数基準電圧υ１１
とυ１ｏとの間にあるとすると、比較器１８ａの出力は
“１″、比較器１８ｂ、１８ｃの出力は０”となり、こ
れによりＥＸ−ＯＲ５５ｂの出力のみが“１″となり、
ＥＸ−ＯＲ５５ａ 。
とυ１ｏとの間にあるとすると、比較器１８ａの出力は
“１″、比較器１８ｂ、１８ｃの出力は０”となり、こ
れによりＥＸ−ＯＲ５５ｂの出力のみが“１″となり、
ＥＸ−ＯＲ５５ａ 。
５５ｃ 、５５ｄの出力は“０”となり、エンコーダ５
３の一方の出力は“１”、他方の出力は゛０パとなる。
３の一方の出力は“１”、他方の出力は゛０パとなる。
一方、アナログ入力電圧Ｖｉｎが１次基準電圧Ｖ嘗「と
Ｖ＋ｏとの間にあるので、選択回路５９はスイッチをイ
ンバータ回路６１ａ 、６１ｂの出力側に切換えて、こ
こに、アナログ入力信号の下位（ＬＳＢ）２ビツトのデ
ジタル信号として“０゜１”を得る。
Ｖ＋ｏとの間にあるので、選択回路５９はスイッチをイ
ンバータ回路６１ａ 、６１ｂの出力側に切換えて、こ
こに、アナログ入力信号の下位（ＬＳＢ）２ビツトのデ
ジタル信号として“０゜１”を得る。
次にアナログ入力電圧Ｖｉｎが１次基準電圧Ｖ＋ｏとｖ
ｏ Ｉ との間にある場合には、比較器１２ａ、１２ｂ
出力は“０”、比較器１２Ｃの出力は１”となる。これ
により、ＥＸ−ＯＲ１４ｃの出力のみが１″となり、ス
イッチ回路５１ｃ、５１ｄが導通状態となり、分圧器１
７を構成する抵抗１７ａの一端に１数基ｒＰ、電圧ＶＩ
Ｏが与えられ、抵抗１７ｄの他端に１数基準電圧■ｏ
Ｉが与えられて、２次Ｍ Ｑ Ｔｓ圧が生成される。
ｏ Ｉ との間にある場合には、比較器１２ａ、１２ｂ
出力は“０”、比較器１２Ｃの出力は１”となる。これ
により、ＥＸ−ＯＲ１４ｃの出力のみが１″となり、ス
イッチ回路５１ｃ、５１ｄが導通状態となり、分圧器１
７を構成する抵抗１７ａの一端に１数基ｒＰ、電圧ＶＩ
Ｏが与えられ、抵抗１７ｄの他端に１数基準電圧■ｏ
Ｉが与えられて、２次Ｍ Ｑ Ｔｓ圧が生成される。
ここで、アナログ入力電圧Ｖｉｎが２数基準電圧υ１０
とｖｏ１との間にあるとすると、すなわち、上述した場
合のアナログ入力電圧と２次基準電圧の範囲において同
じであるとすると、比較器１８ａ、１８ｂの出力は“０
“、比較器１８ｃの出力は“１”となり、これにより、
ＥＸ−ＯＲ５５ｃの出力のみが“１”となり、ＥＸ−Ｏ
Ｒ５５ａ 、５５ｂ 、５５ｄの出力は“Ｏ”となり、
エンコーダ５３の一方の出力は“Ｏ″、他方の出力は“
１”となる。
とｖｏ１との間にあるとすると、すなわち、上述した場
合のアナログ入力電圧と２次基準電圧の範囲において同
じであるとすると、比較器１８ａ、１８ｂの出力は“０
“、比較器１８ｃの出力は“１”となり、これにより、
ＥＸ−ＯＲ５５ｃの出力のみが“１”となり、ＥＸ−Ｏ
Ｒ５５ａ 、５５ｂ 、５５ｄの出力は“Ｏ”となり、
エンコーダ５３の一方の出力は“Ｏ″、他方の出力は“
１”となる。
一方、アナログ入力電圧Ｖｉｎが１次基準■＋。
とＶＯＩ との間にあるので、選択回路５９はスイッチ
をエンコーダ５３の出力側に切換えて、ここに、アナロ
グ入力信号の下位（ＬＳＢ）２ビツトのデジタル信号と
して”ｏ、ｉ”を得る。
をエンコーダ５３の出力側に切換えて、ここに、アナロ
グ入力信号の下位（ＬＳＢ）２ビツトのデジタル信号と
して”ｏ、ｉ”を得る。
したがって、分圧器１７に与えられる１次基準電圧のレ
ベル高低が反転しても、１次基準電圧に対するアナログ
入力信号の範囲に応じて、エンコーダ５３の出力あるい
はエンコーダ５３の反転出力を選択することにより、ア
ナログ入力信号の正確な下位（ＬＳＢ）２ビツトのデジ
タル信号を得ることができる。
ベル高低が反転しても、１次基準電圧に対するアナログ
入力信号の範囲に応じて、エンコーダ５３の出力あるい
はエンコーダ５３の反転出力を選択することにより、ア
ナログ入力信号の正確な下位（ＬＳＢ）２ビツトのデジ
タル信号を得ることができる。
このように、エンコーダ５３の出力あるいはエンコーダ
５３の反転出力を選択して、下位（ＬＳＢ）２ビツトの
デジタル信号を得るようにしたので、選択回路５９を構
成するスイッチの個数は、下位（ＬＢＳ）２ビツトの分
解能をｎとすると、ｎ個で済み、さらに、比較器１８ａ
、１８ｂ、１８Ｃの出力配線は（２ｎ−１）本となり、
素子数及び配線領域とも大幅に低減することができる。
５３の反転出力を選択して、下位（ＬＳＢ）２ビツトの
デジタル信号を得るようにしたので、選択回路５９を構
成するスイッチの個数は、下位（ＬＢＳ）２ビツトの分
解能をｎとすると、ｎ個で済み、さらに、比較器１８ａ
、１８ｂ、１８Ｃの出力配線は（２ｎ−１）本となり、
素子数及び配線領域とも大幅に低減することができる。
なお、この実施例ではアナログ入力信号を上位（〜ｌ５
Ｂ）２ビツト、下位（ＬＳＢ）２ビツトのデジタル信号
に変換しているが、変換ビット数はこれに限定されるも
のではなく、要求される分解能に応じて上位、下位それ
ぞれ定めればよい。
Ｂ）２ビツト、下位（ＬＳＢ）２ビツトのデジタル信号
に変換しているが、変換ビット数はこれに限定されるも
のではなく、要求される分解能に応じて上位、下位それ
ぞれ定めればよい。
［発明の効果Ｊ
以上説明したように、この発明によれば、アナログ入力
電圧と２次基準電圧との比較結果をアナログ入力電圧に
対する下位ビット側のデジタル信号に対応した符号に変
換し、この符号あるいはこの符号を反転した反転符号を
、アナログ入力電圧と１次基準電圧との比較結果にした
がって選択してアナログ入力電圧に対する下位ビット側
のデジタル信号を得るようにしているので、アナログ入
力電圧と２次基Ｗｉ−電圧との比較結果から下位ビット
側のデジタル信号を得るための構成において、素子数及
び配線領域が高分解能になるにしたがって大幅に少なく
なり、高分解能なアナログ・デジタル変換器の高集積化
を実現することができる。
電圧と２次基準電圧との比較結果をアナログ入力電圧に
対する下位ビット側のデジタル信号に対応した符号に変
換し、この符号あるいはこの符号を反転した反転符号を
、アナログ入力電圧と１次基準電圧との比較結果にした
がって選択してアナログ入力電圧に対する下位ビット側
のデジタル信号を得るようにしているので、アナログ入
力電圧と２次基Ｗｉ−電圧との比較結果から下位ビット
側のデジタル信号を得るための構成において、素子数及
び配線領域が高分解能になるにしたがって大幅に少なく
なり、高分解能なアナログ・デジタル変換器の高集積化
を実現することができる。
第１図はこの発明の一実施例に係るアナログ・デジタル
変換器の構成図、第２図は第１図におけるエンコーダの
一例を示す構成図、第３図は第１図におけるエンコーダ
の出力を反転するインバータ回路及び選択回路の機能を
有する回路の一例を示す構成図、第４図はアナログ・デ
ジタル変換器の一従来例を示す構成図、第５図は第４図
におけるスイッチ回路１つの一例を示す構成図である。 （図の主要な部分を表わす符号の説明）１２ａ、１２ｂ
、１２ｃ・・・比較器 １３・・・基ｔＩ！電圧発生器 １４ａ 、１４ｂ 、１４ｃ 、１４ｄ・・・排他的論
理和回路 １７・・・分圧器 １８ａ 、１８ｂ 、１８ｃ ・・・比較器５１ａ 、
５１ｂ 、５１ｃ 、５１ｄ・・・スイッチ回路 ５５ａ 、５５ｂ 、５５ｃ 、５５ｄ・・・スイッチ
回路 ５３・・・エンコーダ ５９・・・選択回路
変換器の構成図、第２図は第１図におけるエンコーダの
一例を示す構成図、第３図は第１図におけるエンコーダ
の出力を反転するインバータ回路及び選択回路の機能を
有する回路の一例を示す構成図、第４図はアナログ・デ
ジタル変換器の一従来例を示す構成図、第５図は第４図
におけるスイッチ回路１つの一例を示す構成図である。 （図の主要な部分を表わす符号の説明）１２ａ、１２ｂ
、１２ｃ・・・比較器 １３・・・基ｔＩ！電圧発生器 １４ａ 、１４ｂ 、１４ｃ 、１４ｄ・・・排他的論
理和回路 １７・・・分圧器 １８ａ 、１８ｂ 、１８ｃ ・・・比較器５１ａ 、
５１ｂ 、５１ｃ 、５１ｄ・・・スイッチ回路 ５５ａ 、５５ｂ 、５５ｃ 、５５ｄ・・・スイッチ
回路 ５３・・・エンコーダ ５９・・・選択回路
Claims (1)
- アナログ入力電圧とレベルの異なる複数の１次基準電圧
とをそれぞ比較する第１の比較手段と、この第１の比較
手段の比較結果にしたがってアナログ入力電圧を上位ビ
ット側のデジタル信号に変換する第１の変換手段と、両
入力端に供給される１次基準電圧からレベルの異なる複
数の２次基準電圧を発生する基準電圧発生手段と、第１
の比較手段の比較結果に従ってアナログ入力電圧に最も
近い奇数順位の１次基準電圧を前記基準電圧発生手段の
一方の入力端に供給するとともにアナログ入力電圧に最
も近い偶数順位の１次基準電圧を前記基準電圧発生手段
の他方の入力端に供給する切換手段と、アナログ入力電
圧と２次基準電圧とを比較する第２の比較手段と、この
第２の比較手段の比較結果をアナログ入力電圧に対する
下位ビット側のデジタル信号に対応した符号に変換する
第２の変換手段と、この第２の変換手段の出力する符号
あるいはこの符号を反転した反転符号を前記基準電圧発
生手段の両入力端の電位関係にしたがって選択してアナ
ログ入力電圧に対する下位ビット側のデジタル信号を得
る選択手段とを有することを特徴とするアナログ・デジ
タル変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232343A JPS6387022A (ja) | 1986-09-30 | 1986-09-30 | アナログ・デジタル変換器 |
| US07/102,495 US4816831A (en) | 1986-09-30 | 1987-09-29 | Analog-digital converter realizing high integation with high resolution ability |
| DE8787114283T DE3784425T2 (de) | 1986-09-30 | 1987-09-30 | Analog-digital-wandler. |
| EP87114283A EP0262664B1 (en) | 1986-09-30 | 1987-09-30 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232343A JPS6387022A (ja) | 1986-09-30 | 1986-09-30 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387022A true JPS6387022A (ja) | 1988-04-18 |
Family
ID=16937717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232343A Pending JPS6387022A (ja) | 1986-09-30 | 1986-09-30 | アナログ・デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4816831A (ja) |
| EP (1) | EP0262664B1 (ja) |
| JP (1) | JPS6387022A (ja) |
| DE (1) | DE3784425T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262123A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 直並列型ａ／ｄ変換器 |
| US4924227A (en) * | 1988-12-13 | 1990-05-08 | Analog Devices, Inc. | Parallel analog-to-digital converter |
| US4918449A (en) * | 1989-02-13 | 1990-04-17 | National Semiconductor Corporation | Multistep flash analog to digital converter with voltage estimator |
| US5151700A (en) * | 1989-08-04 | 1992-09-29 | Matsushita Electric Industrial Co., Ltd. | Serial-parallel type a/d converter |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| DE69216818T2 (de) * | 1992-06-03 | 1997-07-24 | Alcatel Bell Nv | Analog-Digitalumsetzer |
| DE4240992A1 (en) * | 1992-12-05 | 1993-04-22 | Tilmann Prof Dipl Ing Krueger | Multi-stage analogue-to-digital conversion using half-flash A=D converter - using comparison voltages from one stage as range limiting voltages of subsequent stage |
| GB9226608D0 (en) * | 1992-12-19 | 1993-02-17 | British Aerospace | Analogue to digital converters |
| US5376937A (en) * | 1993-02-22 | 1994-12-27 | The Regents Of The University Of California | Folding circuit |
| JPH06268521A (ja) * | 1993-03-10 | 1994-09-22 | Fujitsu Ltd | Ａ／ｄコンバータ |
| US5861829A (en) * | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
| US6411233B1 (en) | 2000-06-06 | 2002-06-25 | Marvell International Ltd | Method and apparatus for direct RAM analog-to-digital converter calibration |
| CN102931991B (zh) * | 2011-08-12 | 2015-10-28 | 联发科技（新加坡）私人有限公司 | 模数转换器以及流水线模数转换器 |
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| JPS57115023A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
| JPS5869112A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-09-30 JP JP61232343A patent/JPS6387022A/ja active Pending
-
1987
- 1987-09-29 US US07/102,495 patent/US4816831A/en not_active Expired - Lifetime
- 1987-09-30 DE DE8787114283T patent/DE3784425T2/de not_active Expired - Fee Related
- 1987-09-30 EP EP87114283A patent/EP0262664B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120750A (en) * | 1976-04-05 | 1977-10-11 | Hitachi Ltd | Ad converter |
| JPS57115023A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
| JPS5869112A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3784425D1 (de) | 1993-04-08 |
| EP0262664A2 (en) | 1988-04-06 |
| EP0262664A3 (en) | 1990-06-13 |
| US4816831A (en) | 1989-03-28 |
| EP0262664B1 (en) | 1993-03-03 |
| DE3784425T2 (de) | 1993-08-19 |
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