JPH0452971B2 - - Google Patents
Info
- Publication number
- JPH0452971B2 JPH0452971B2 JP60208213A JP20821385A JPH0452971B2 JP H0452971 B2 JPH0452971 B2 JP H0452971B2 JP 60208213 A JP60208213 A JP 60208213A JP 20821385 A JP20821385 A JP 20821385A JP H0452971 B2 JPH0452971 B2 JP H0452971B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- priority
- output
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
入力されたデータに対して優先処理及びラツチ
処理を行い、該データに対する処理が終了する迄
其の出力を保持して回路の誤動作を防止する。
処理を行い、該データに対する処理が終了する迄
其の出力を保持して回路の誤動作を防止する。
本発明はデイジタル伝送装置等に於いて利用さ
れるデータ優先ラツチ回路に関するものである。
れるデータ優先ラツチ回路に関するものである。
従来の技術によると割込要求信号の処理方法と
してはに各割込要求信号に対して其の優先度を示
すレベルを定めておき、各割込要求信号を一旦優
先回路に入力し、此処で定められた優先順位に従
い順番を割当て、同一レバーの割込要求信号に対
しては時間的に早いものから処理する方法を採る
のが普通である。
してはに各割込要求信号に対して其の優先度を示
すレベルを定めておき、各割込要求信号を一旦優
先回路に入力し、此処で定められた優先順位に従
い順番を割当て、同一レバーの割込要求信号に対
しては時間的に早いものから処理する方法を採る
のが普通である。
然しながら上記従来方式では或る割込要求信号
を発生させる原因が複数個有る場合に、割込処理
中に同レベルの割込で他の要因の割込が発生する
と先の要因の処理が終了し、要因のクリアを行つ
ても他の要因のクリアを行わない限り割込要求信
号は復旧しないので同レベルでは割込要求信号の
エツジが見えず、割込の要求は発生しなくなると
云う欠点があつた。
を発生させる原因が複数個有る場合に、割込処理
中に同レベルの割込で他の要因の割込が発生する
と先の要因の処理が終了し、要因のクリアを行つ
ても他の要因のクリアを行わない限り割込要求信
号は復旧しないので同レベルでは割込要求信号の
エツジが見えず、割込の要求は発生しなくなると
云う欠点があつた。
上記問題点は第１図に示すように、入力された
データの優先順位を決定する優先順位回路Ａ、該
優先順位回路Ａからの出力をラツチするラツチ回
路Ｂ、該ラツチ回路Ｂのラツチ内容を外部装置に
知らせるためのステータス回路Ｃ、前記入力デー
タと該ラツチ回路Ｂのラツチ出力とが存在する場
合に制御信号を出力する制御回路Ｅ、及び該制御
回路Ｅの制御信号が入力されると該ラツチ回路Ｂ
のラツチ状態を継続せしめる継続信号を出力し、
前記入力データが取下げられて前記制御信号が消
滅すると該ラツチ回路Ｂのラツチ状態を解除せし
めるリセツト信号を出力するタイミング回路Ｄと
から構成されることを特徴とするデータ優先ラツ
チ回路により解決される。
データの優先順位を決定する優先順位回路Ａ、該
優先順位回路Ａからの出力をラツチするラツチ回
路Ｂ、該ラツチ回路Ｂのラツチ内容を外部装置に
知らせるためのステータス回路Ｃ、前記入力デー
タと該ラツチ回路Ｂのラツチ出力とが存在する場
合に制御信号を出力する制御回路Ｅ、及び該制御
回路Ｅの制御信号が入力されると該ラツチ回路Ｂ
のラツチ状態を継続せしめる継続信号を出力し、
前記入力データが取下げられて前記制御信号が消
滅すると該ラツチ回路Ｂのラツチ状態を解除せし
めるリセツト信号を出力するタイミング回路Ｄと
から構成されることを特徴とするデータ優先ラツ
チ回路により解決される。
本発明に依ると或る割込要求信号があり、ラツ
チ回路により割込要求信号をラツチするので同レ
ベルの割込要求が発生しても先の割込処理終了後
に先の要因をクリアすると割込要求信号が一度復
旧し、他の要求で再び割込要求信号が発生するた
め同レベルの割込では割込要求信号のエツジが見
えるので再び割込処理が行われ、割込動作が保障
されると云う利点が生まれる。
チ回路により割込要求信号をラツチするので同レ
ベルの割込要求が発生しても先の割込処理終了後
に先の要因をクリアすると割込要求信号が一度復
旧し、他の要求で再び割込要求信号が発生するた
め同レベルの割込では割込要求信号のエツジが見
えるので再び割込処理が行われ、割込動作が保障
されると云う利点が生まれる。
此処で云うデータ優先ラツチ回路とは多数の割
込要求信号が印加し、若し此のデータ優先ラツチ
回路に或る割込要求信号のみが印加すると出力を
生じ、此の状態を保持し続ける。此の様に一度保
持された割込要求信号は其の信号が無効となま迄
は例え優先順位の高い割込みが其の間に発生して
も保持され続ける回路のことである。
込要求信号が印加し、若し此のデータ優先ラツチ
回路に或る割込要求信号のみが印加すると出力を
生じ、此の状態を保持し続ける。此の様に一度保
持された割込要求信号は其の信号が無効となま迄
は例え優先順位の高い割込みが其の間に発生して
も保持され続ける回路のことである。
第１図は本発明に依るデータ優先ラツチ回路の
原理図である。
原理図である。
図中、Ａは優先順位回路、Ｂはラツチ回路、Ｃ
はステータス回路、Ｄはタイミング回路、Ｅは制
御回路である。尚以下全図を通じ同一記号は同一
対象物を表す。
はステータス回路、Ｄはタイミング回路、Ｅは制
御回路である。尚以下全図を通じ同一記号は同一
対象物を表す。
本発明は第１図に示す様に優先順位回路Ａ、ラ
ツチ回路Ｂ、ステータス回路Ｃ、タイミング回路
Ｄ、及び制御回路Ｅから構成され、入力データの
中から必要な信号を取り出す事を可能にしたもの
である。
ツチ回路Ｂ、ステータス回路Ｃ、タイミング回路
Ｄ、及び制御回路Ｅから構成され、入力データの
中から必要な信号を取り出す事を可能にしたもの
である。
割込要求である複数の入力されたデータは優先
順位回路Ａによつて優先順位の高いものが選択さ
れラツチ回路Ｂに出力される。
順位回路Ａによつて優先順位の高いものが選択さ
れラツチ回路Ｂに出力される。
ラツチ回路Ｂではその出力に対応するラツチ素
子が一時的にラツチされ、ラツチ出力が出力され
る。
子が一時的にラツチされ、ラツチ出力が出力され
る。
このラツチ出力はステータス回路Ｃに入力され
図示されない外部のプロセツサMPUにどの入力
データがラツチされているかを通知する信号を出
力する。
図示されない外部のプロセツサMPUにどの入力
データがラツチされているかを通知する信号を出
力する。
ラツチ出力は同時に制御回路Ｅにも入力され、
制御回路Ｅではラツチ出力と入力データの両方が
存在する場合に制御信号を出力する。
制御回路Ｅではラツチ出力と入力データの両方が
存在する場合に制御信号を出力する。
この制御信号はタイミング回路Ｄに入力され、
クロツク信号CLKをカウントすることにより制
御信号が所定時間継続していることが確認された
場合には、ラツチ回路Ｂに対してラツチ状態を継
続せしめる継続信号を出力する。
クロツク信号CLKをカウントすることにより制
御信号が所定時間継続していることが確認された
場合には、ラツチ回路Ｂに対してラツチ状態を継
続せしめる継続信号を出力する。
この継続信号によりラツチ回路Ｂはラツチ状態
を継続し、同時に外部のプロセツサMPUに割込
要求の発生信号＊INTRを出力する。
を継続し、同時に外部のプロセツサMPUに割込
要求の発生信号＊INTRを出力する。
タイミング回路Ｄのこの動作はノイズ等の短時
間のパルスによりラツチ回路Ｂがラツチ状態にな
らないようにするためである。
間のパルスによりラツチ回路Ｂがラツチ状態にな
らないようにするためである。
入力データが消滅すると制御回路Ｅからの制御
信号の出力がなくなり、タイミング回路Ｄからは
ラツチ回路Ｂに対してラツチ状態を開放せしめる
リセツト信号が出力される。
信号の出力がなくなり、タイミング回路Ｄからは
ラツチ回路Ｂに対してラツチ状態を開放せしめる
リセツト信号が出力される。
従つて、外部のプロセツサMPUは割込処理後
ラツチ回路Ｂをリセツトしなくても自動的にリセ
ツトされる。
ラツチ回路Ｂをリセツトしなくても自動的にリセ
ツトされる。
第２図は本発明に依るデータ優先ラツチ回路の
一実施例の詳細回路図である。
一実施例の詳細回路図である。
図中、１はエンコーダ、２はデコーダ、３は８
ビツトラツチ回路、４及び５はナンドゲート回
路、６はスリーステートバツフア、７はナンドゲ
ート回路、８はカウンタ、９はＤ形フリツプフロ
ツプ、１０はナンドゲート回路、１１は抵抗回
路、１２及び１３はインバータ、１４はナンドゲ
ート回路、１５及び１６はオアゲート回路であ
る。
ビツトラツチ回路、４及び５はナンドゲート回
路、６はスリーステートバツフア、７はナンドゲ
ート回路、８はカウンタ、９はＤ形フリツプフロ
ツプ、１０はナンドゲート回路、１１は抵抗回
路、１２及び１３はインバータ、１４はナンドゲ
ート回路、１５及び１６はオアゲート回路であ
る。
第２図において、エンコーダ１とデコーダ２は
第１図の優先順位回路Ａに相当し、８ビツトラツ
チ回路３はラツチ回路Ｂに、ナンドゲート回路
４，５，１０は制御回路Ｅに、スリーステートバ
ツフア６はステータス回路Ｃに、カウンタ８及び
Ｄ形フリツプフロツプ９はタイミング回路Ｄに
夫々相当する。
第１図の優先順位回路Ａに相当し、８ビツトラツ
チ回路３はラツチ回路Ｂに、ナンドゲート回路
４，５，１０は制御回路Ｅに、スリーステートバ
ツフア６はステータス回路Ｃに、カウンタ８及び
Ｄ形フリツプフロツプ９はタイミング回路Ｄに
夫々相当する。
＊IR１〜＊IR８は割込み要求線であり、負論
理の信号入力線である。
理の信号入力線である。
＊IACK１〜＊IACK８は割込み要因に対する
負論理の割込み許可信号出力線である。
負論理の割込み許可信号出力線である。
＊INTRは本回路が外部のプロセツサに対して
割込みを要求する負論理の割込み要求出力線であ
る。
割込みを要求する負論理の割込み要求出力線であ
る。
又スリーステートバツフア６の出力端子1Y1〜1Y4,
２Ｙ１〜２Ｙ４はデータ出力である。
２Ｙ１〜２Ｙ４はデータ出力である。
尚本回路には常時クロツクが供給されている。
割込み要求が無い場合、＊IR１〜＊IR８は総
て“Ｈ”になつており、従つてインバータ１２出
力の2,4,6,8,10,12番端子、及びインバータ１３出力の
１０，１２番端子は“Ｌ”となり、ナンドゲート回路４
及び５の各3,6,8,11番端子は“Ｈ”となり、ナンド
ゲート回路１０出力の8番端子は“Ｌ”となる。
て“Ｈ”になつており、従つてインバータ１２出
力の2,4,6,8,10,12番端子、及びインバータ１３出力の
１０，１２番端子は“Ｌ”となり、ナンドゲート回路４
及び５の各3,6,8,11番端子は“Ｈ”となり、ナンド
ゲート回路１０出力の8番端子は“Ｌ”となる。
此の結果、カウンタ８にクリアがかかり、Ｄ形
フリツプフロツプ９の−出力は“Ｈ”となる。
フリツプフロツプ９の−出力は“Ｈ”となる。
従つて＊INTRは“Ｈ”となつている。
此の状態に於いて例えば＊IR５に割込み要因
が発生すると、＊IR５は“Ｌ”となる。
が発生すると、＊IR５は“Ｌ”となる。
此の結果エンコーダ１の出力は下記の通りとな
る。エンコーダ１の出力側のA2端子が“Ｌ”、A0,A1,
Ｅ０端子は“Ｈ”となる。
る。エンコーダ１の出力側のA2端子が“Ｌ”、A0,A1,
Ｅ０端子は“Ｈ”となる。
８ビツトラツチ回路３のSTB端子は“Ｈ”で
あるので、其のD04端子が“Ｈ”となり、ナンド
ゲート回路５の3番端子が“Ｌ”、従つてナンドゲ
ート回路１０の8番端子が“Ｈ”となり、カウン
タ８はクロツクをカウントした後キヤリーを端子
１５に発生し、Ｄ形フリツプフロツプ９の出力
は“Ｌ”となり、ナンドゲート回路７を閉じてク
ロツクを止める。従つて８ビツトラツチ回路３の
STB端子は“Ｌ”となり、割込要求信号も保持
され、＊INTRも“Ｌ”に保持される。
あるので、其のD04端子が“Ｈ”となり、ナンド
ゲート回路５の3番端子が“Ｌ”、従つてナンドゲ
ート回路１０の8番端子が“Ｈ”となり、カウン
タ８はクロツクをカウントした後キヤリーを端子
１５に発生し、Ｄ形フリツプフロツプ９の出力
は“Ｌ”となり、ナンドゲート回路７を閉じてク
ロツクを止める。従つて８ビツトラツチ回路３の
STB端子は“Ｌ”となり、割込要求信号も保持
され、＊INTRも“Ｌ”に保持される。
此の時、＊INTRよりも優先順位の低い割込み
が発生した場合にはコーダ１の手前で無視され、
優先順位の高い割込みが発生した場合には８ビツ
トラツチ回路３の手前で無視される。
が発生した場合にはコーダ１の手前で無視され、
優先順位の高い割込みが発生した場合には８ビツ
トラツチ回路３の手前で無視される。
此の状態は＊INTRが有効な限り継続し、マイ
クロコンピユータMPU側から＊INTAが帰つて
来て＊IACK５は“Ｌ”となり、＊IR５が無効と
なつた時ナンドゲート回路５の3番端子が“Ｈ”
となり、ナンドゲート回路１０の8番端子が“Ｌ”
となり、カウンタ８にクリアがかかり、Ｄ形フリ
ツプフロツプ９の出力“Ｈ”となり、此の結果
今迄無視されていた割込要求が８ビツトラツチ回
路３の出力に現れ、同時に＊INTRが“Ｈ”とな
る。
クロコンピユータMPU側から＊INTAが帰つて
来て＊IACK５は“Ｌ”となり、＊IR５が無効と
なつた時ナンドゲート回路５の3番端子が“Ｈ”
となり、ナンドゲート回路１０の8番端子が“Ｌ”
となり、カウンタ８にクリアがかかり、Ｄ形フリ
ツプフロツプ９の出力“Ｈ”となり、此の結果
今迄無視されていた割込要求が８ビツトラツチ回
路３の出力に現れ、同時に＊INTRが“Ｈ”とな
る。
次にナンドゲート回路１０の8番端子が“Ｈ”
となり、カウンタ８がクロツクを16回カウントし
た後リツプルキヤリーを発生し、Ｄ形フリツプフ
ロツプ９の出力は“Ｌ”となり、割込要求は８
ビツトラツチ回路３に保持され、又ナンドゲート
回路１４を介して、＊INTRが“Ｌ”となり、割
込コントローラに対し割込みを要求する。
となり、カウンタ８がクロツクを16回カウントし
た後リツプルキヤリーを発生し、Ｄ形フリツプフ
ロツプ９の出力は“Ｌ”となり、割込要求は８
ビツトラツチ回路３に保持され、又ナンドゲート
回路１４を介して、＊INTRが“Ｌ”となり、割
込コントローラに対し割込みを要求する。
此の様に一度保持された割込要求信号は其の信
号が無効になる迄は優先順位の高い割込みが発生
しても保持され続ける。
号が無効になる迄は優先順位の高い割込みが発生
しても保持され続ける。
第３図は第２図の一応用例を示す。
図中、２０，２１はインバータ、２２はエンコ
ーダ、２３はデコーダ、２４，２５はインバー
タ、２６は８ビツトラツチ回路、２７，２８，２
９は夫々アンドゲート回路、３０はバスアービ
タ、３１は抵抗、３２はインバータ、３３，３４
は夫々ナンドゲート回路、３５，３６は夫々イン
バータである。
ーダ、２３はデコーダ、２４，２５はインバー
タ、２６は８ビツトラツチ回路、２７，２８，２
９は夫々アンドゲート回路、３０はバスアービ
タ、３１は抵抗、３２はインバータ、３３，３４
は夫々ナンドゲート回路、３５，３６は夫々イン
バータである。
第３図に示す例も第２図と略同様な動作を行う
回路であり、BREQ１〜８はバスリクエスト線、
BACK１〜８はバスアクノリツジ線である。此
の場合、バスリクエストが入力されるとエンコー
ダ２２、デコーダ２３を経由して８ビツトラツチ
回路２６から“Ｈ”が出力され、EN端子が
“Ｌ”となり、データは保持され、バスリクエス
トが取り下げられる迄継続して出力される。
回路であり、BREQ１〜８はバスリクエスト線、
BACK１〜８はバスアクノリツジ線である。此
の場合、バスリクエストが入力されるとエンコー
ダ２２、デコーダ２３を経由して８ビツトラツチ
回路２６から“Ｈ”が出力され、EN端子が
“Ｌ”となり、データは保持され、バスリクエス
トが取り下げられる迄継続して出力される。
其の場合優先度の低いバスリクエストが入力さ
れても高いバスリクエストが入力されても、出力
側には出力されないので、先にバスリクエストを
出力したデバイスは自身がバスリクエストを取り
下げない限りバスアクノリツジが継続して出力さ
れるので他のバスリクエストの影響による誤動作
は発生しない。
れても高いバスリクエストが入力されても、出力
側には出力されないので、先にバスリクエストを
出力したデバイスは自身がバスリクエストを取り
下げない限りバスアクノリツジが継続して出力さ
れるので他のバスリクエストの影響による誤動作
は発生しない。
以上詳細に説明した様に本発明によれば、割込
み動作時の誤動作及びバス獲得動作時の誤動作を
防ぐことが出来ると云う大きい効果がある。
み動作時の誤動作及びバス獲得動作時の誤動作を
防ぐことが出来ると云う大きい効果がある。
第１図は本発明に依るデータ優先ラツチ回路の
原理図である。第２図は本発明に依るデータ優先
ラツチ回路の一実施例の詳細回路図である。第３
図は第２図の一応用例を示す。 図中、Ａは優先順位回路、Ｂはラツチ回路、Ｃ
はステータス回路、Ｄはタイミング回路、Ｅは制
御回路、１はエンコーダ、２はデコーダ、３は８
ビツトラツチ回路、４及び５はナンドゲート回
路、６はスリーステートバツフア、７はナンドゲ
ート回路、８はカウンタ、９はＤ形フリツプフロ
ツプ、１０はナンドゲート回路、１１は抵抗回
路、１２及び１３はインバータ、１４はナンドゲ
ート回路、１５及び１６はオアゲート回路、２
０，２１はインバータ、２２はエンコーダ、２３
はデコーダ、２４，２５はインバータ、２６は８
ビツトラツチ回路、２７，２８，２９は夫々アン
ドゲート回路、３０はバスアービタ、３１は抵
抗、３２はインバータ、３３，３４は夫々ナンド
ゲート回路、３５，３６は夫々インバータであ
る。
原理図である。第２図は本発明に依るデータ優先
ラツチ回路の一実施例の詳細回路図である。第３
図は第２図の一応用例を示す。 図中、Ａは優先順位回路、Ｂはラツチ回路、Ｃ
はステータス回路、Ｄはタイミング回路、Ｅは制
御回路、１はエンコーダ、２はデコーダ、３は８
ビツトラツチ回路、４及び５はナンドゲート回
路、６はスリーステートバツフア、７はナンドゲ
ート回路、８はカウンタ、９はＤ形フリツプフロ
ツプ、１０はナンドゲート回路、１１は抵抗回
路、１２及び１３はインバータ、１４はナンドゲ
ート回路、１５及び１６はオアゲート回路、２
０，２１はインバータ、２２はエンコーダ、２３
はデコーダ、２４，２５はインバータ、２６は８
ビツトラツチ回路、２７，２８，２９は夫々アン
ドゲート回路、３０はバスアービタ、３１は抵
抗、３２はインバータ、３３，３４は夫々ナンド
ゲート回路、３５，３６は夫々インバータであ
る。
Claims (1)
- 【特許請求の範囲】 １ 入力されたデータの優先順位を決定する優先
順位回路Ａ、 該優先順位回路Ａからの出力をラツチするラツ
チ回路Ｂ、 該ラツチ回路Ｂのラツチ内容を外部装置に知ら
せるためのステータス回路Ｃ、 前記入力データと該ラツチ回路Ｂのラツチ出力
とが存在する場合に制御信号を出力する制御回路
Ｅ、 及び該制御回路Ｅの制御信号が入力されると該
ラツチ回路Ｂのラツチ状態を継続せしめる継続信
号を出力し、前記入力データが取下げられて前記
制御信号が消滅すると該ラツチ回路Ｂのラツチ状
態を解除せしめるリセツト信号を出力するタイミ
ング回路Ｄとから構成されることを特徴とするデ
ータ優先ラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208213A JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208213A JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269320A JPS6269320A (ja) | 1987-03-30 |
| JPH0452971B2 true JPH0452971B2 (ja) | 1992-08-25 |
Family
ID=16552546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208213A Granted JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269320A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4875447B2 (ja) * | 2006-10-10 | 2012-02-15 | アクセスケーブル株式会社 | ケーブル |
-
1985
- 1985-09-20 JP JP60208213A patent/JPS6269320A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269320A (ja) | 1987-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346854B2 (ja) | ||
| US4611297A (en) | Bus grant circuit | |
| US4249093A (en) | Multiple request arbitration circuit | |
| JPS6043546B2 (ja) | デ−タ転送異常処理方式 | |
| US4482949A (en) | Unit for prioritizing earlier and later arriving input requests | |
| JPH0452971B2 (ja) | ||
| GB1570206A (en) | Data processing system | |
| US5584028A (en) | Method and device for processing multiple, asynchronous interrupt signals | |
| JP2883483B2 (ja) | データフロー型情報処理装置 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JP3072168B2 (ja) | メモリ動作調停回路 | |
| JP3354177B2 (ja) | データ伝送装置 | |
| SU1487037A1 (ru) | Устройство управления прерыванием программы | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JPH0546105Y2 (ja) | ||
| JP2988139B2 (ja) | 割込み制御装置 | |
| JPS6128146B2 (ja) | ||
| JPH01237841A (ja) | リトライ方式 | |
| JPS6265155A (ja) | デイジタル・デ−タ処理調停システム | |
| JP2504473B2 (ja) | デ−タ転送処理方式 | |
| JPH0129094B2 (ja) | ||
| JPH0632049B2 (ja) | マイクロコンピュータ装置 | |
| KR970002784B1 (ko) | 토큰손실 검출 및 재생산 제어회로 | |
| SU1765813A2 (ru) | Устройство дл вывода информации из ЭВМ | |
| JPS63282865A (ja) | 入出力回路 |