JPS6269320A - デ−タ優先ラツチ回路 - Google Patents
デ−タ優先ラツチ回路Info
- Publication number
- JPS6269320A JPS6269320A JP60208213A JP20821385A JPS6269320A JP S6269320 A JPS6269320 A JP S6269320A JP 60208213 A JP60208213 A JP 60208213A JP 20821385 A JP20821385 A JP 20821385A JP S6269320 A JPS6269320 A JP S6269320A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- priority
- interruption
- interrupt
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力されたデータに対して優先処理及びラッチ処理を行
い、該データに対する処理が終了する迄其の出力を保持
して回路の誤動作を防止する。
い、該データに対する処理が終了する迄其の出力を保持
して回路の誤動作を防止する。
本発明はディジタル伝送装置等に於いて利用されるデー
タ優先ランチ回路に関するものである。
タ優先ランチ回路に関するものである。
従来の技術によると割込要求信号の処理方法としてはに
各割込要求信号に対して其の優先度を示すレベルを定め
ておき、各割込要求信号を一旦優先回路に入力し、此処
で定められた優先順位に従い順番を割当て、同一レベル
の割込要求信号に対しては時間的に早いものから処理す
る方法を採るのが普通である。
各割込要求信号に対して其の優先度を示すレベルを定め
ておき、各割込要求信号を一旦優先回路に入力し、此処
で定められた優先順位に従い順番を割当て、同一レベル
の割込要求信号に対しては時間的に早いものから処理す
る方法を採るのが普通である。
然しなから上記従来方式では成る割込要求信号を発生さ
せる要因が複数個有る場合に、割込処理中に同レベルの
割込で他の要因の割込が発生すると先の要因の処理が終
了し、要因のクリアを行っても他の要因のクリアを行わ
ない限り割込要求信号は復旧しないので同レベルでは割
込要求信号のエツジが見えず、割込の要求は発生しムく
なると云う欠点があった。
せる要因が複数個有る場合に、割込処理中に同レベルの
割込で他の要因の割込が発生すると先の要因の処理が終
了し、要因のクリアを行っても他の要因のクリアを行わ
ない限り割込要求信号は復旧しないので同レベルでは割
込要求信号のエツジが見えず、割込の要求は発生しムく
なると云う欠点があった。
上記問題点は第１図に示す様に入力されたデータの優先
順位を決定する優先順位回路Ａ、優先順位回路Ａからの
出力をラッチするラッチ回路Ｂ、ランチ回路Ｂのランチ
内容を外部装置に知らせるだめのステータス回路Ｃ１及
び優先順位回路Ａとランチ回路Ｂを制御し、ラッチ回路
Ｂに保持されている入力データが取り下げられる迄保持
し続ける様に制御する制御回路Ｅから構成されることに
より解決される。
順位を決定する優先順位回路Ａ、優先順位回路Ａからの
出力をラッチするラッチ回路Ｂ、ランチ回路Ｂのランチ
内容を外部装置に知らせるだめのステータス回路Ｃ１及
び優先順位回路Ａとランチ回路Ｂを制御し、ラッチ回路
Ｂに保持されている入力データが取り下げられる迄保持
し続ける様に制御する制御回路Ｅから構成されることに
より解決される。
本発明に依ると成る割込要求１５号かあ’） 、 ’７
、、−子回路により割込要求信号をランチするので同ｉ
・ベルの割込要求が発生しても先の割込処理終了後に先
の要因をクリアすると割込要求信号が一度復旧し、他の
要求で再び割込要求信号が発生するため同レベルの割込
では割込要求信号のエツジが見えるので再び割込処理が
行われ、割込動作が保障されると云う利点が生まれる。
、、−子回路により割込要求信号をランチするので同ｉ
・ベルの割込要求が発生しても先の割込処理終了後に先
の要因をクリアすると割込要求信号が一度復旧し、他の
要求で再び割込要求信号が発生するため同レベルの割込
では割込要求信号のエツジが見えるので再び割込処理が
行われ、割込動作が保障されると云う利点が生まれる。
此処で云うデータ優先ランチ回路とは多数の割込要求信
号が印加し、若し此のテーータ優先ランチ回路に成る割
込要求信号のみが印加すると出力を生じ、此の状態を保
持し続ける。此の様に一度保持された割込要求信号は其
の信号が無効となま迄は例え優先順位の高い割込みが其
の間に発生しても保持さね続け？・回路のことである。
号が印加し、若し此のテーータ優先ランチ回路に成る割
込要求信号のみが印加すると出力を生じ、此の状態を保
持し続ける。此の様に一度保持された割込要求信号は其
の信号が無効となま迄は例え優先順位の高い割込みが其
の間に発生しても保持さね続け？・回路のことである。
第１図は本発明に依るデータ優先ラッチ回路の原理図で
ある。
ある。
図中、八は（矛先順位回路、Ｂはう・７チ回路、Ｃはス
テータス回路、Ｄはタイミング回路、Ｅは制御回路であ
る。尚以下全図を通じ同一記号は同一対象物を表す。
テータス回路、Ｄはタイミング回路、Ｅは制御回路であ
る。尚以下全図を通じ同一記号は同一対象物を表す。
本発明は第１図に示す様に優先順位回路Ａ、ランチ回路
Ｂ、ステータス回路Ｃ、タイミング回路Ｄ、及び制御回
路Ｅから構成され、入力データの中から必要な信号を取
り出す事を可能にしたものである。
Ｂ、ステータス回路Ｃ、タイミング回路Ｄ、及び制御回
路Ｅから構成され、入力データの中から必要な信号を取
り出す事を可能にしたものである。
入力されたデータは優先順位回路Ａによって選択され、
タイミング回路りを介して制御回路Ｅの制御の下にラン
チ回路Ｂに保持される。
タイミング回路りを介して制御回路Ｅの制御の下にラン
チ回路Ｂに保持される。
此の詩仙の優先順位の高いデータが入力されても保持さ
れているデータは取り下げられる迄保持され続け、形容
を受けることはない。
れているデータは取り下げられる迄保持され続け、形容
を受けることはない。
尚ステータス回路Ｃは外部のプロセッサＭＰＵがどのデ
ータが保持されているかが判る様にする為に設けられて
いる。
ータが保持されているかが判る様にする為に設けられて
いる。
第２図は本発明に依るデータ優先ランチ回路の一実施例
の詳細回路図である。
の詳細回路図である。
図中、１はエンコーダ、２はデコーダ、３は８ビツトラ
ンチ回路、４及び５はナントゲート回路、６はスリース
テートバッファ、７はナントゲート回路、８はカウンタ
、９はＤ形フリップフロップ、１０はナンドゲー・ト回
路、１１は抵抗回路、１２及び１３はインバータ、１４
ばナントゲート回路、１５及び１６はオアゲート回路で
ある。
ンチ回路、４及び５はナントゲート回路、６はスリース
テートバッファ、７はナントゲート回路、８はカウンタ
、９はＤ形フリップフロップ、１０はナンドゲー・ト回
路、１１は抵抗回路、１２及び１３はインバータ、１４
ばナントゲート回路、１５及び１６はオアゲート回路で
ある。
＊ＩＲ１〜＊ＩＲ８は割込み要求線であり、負論理の信
号入力線である。
号入力線である。
＊ＩＡＣＫ１〜＊ＴＡＣＫ８は割込み要因に対する負論
理の割込み許可信号出力線である。
理の割込み許可信号出力線である。
＊ｒＮＴＲは本回路が割込みコントローラに対して割込
みを要求する負論理の割込み要求出力線である。
みを要求する負論理の割込み要求出力線である。
＊ＩＮＴＡはマイクロコンピュータＭＰＵが本回路に対
し割込みの許可を与えるための負論理の割込み許可信号
入力線である。
し割込みの許可を与えるための負論理の割込み許可信号
入力線である。
又スリーステートバッファ６の出力端子、７１〜１’／
４ 、！Ｙ＋ ””Ｚｒ２はデータ出力である。
４ 、！Ｙ＋ ””Ｚｒ２はデータ出力である。
尚本回路には常時クロックが供給されている。
割込み要求が無い場合、＊■Ｒ１〜＊ＩＲ８は総て“Ｈ
”になっており、従ってインハ゛−タ１２出力の２．４
．６、ｌｌ、Ｉ。１，２番端子、及びインバ−夕１３出
力の、。、１２番端子は“Ｌ゛となり、ナントゲート回
路４及び５の各２．６．８．１１番端子は“Ｈ”となり
、ナントゲート回路１１出力の。層端子は“Ｌ″となる
。
”になっており、従ってインハ゛−タ１２出力の２．４
．６、ｌｌ、Ｉ。１，２番端子、及びインバ−夕１３出
力の、。、１２番端子は“Ｌ゛となり、ナントゲート回
路４及び５の各２．６．８．１１番端子は“Ｈ”となり
、ナントゲート回路１１出力の。層端子は“Ｌ″となる
。
此の結果、カウンタ８にクリアがかかり、Ｄ形フリップ
フロップ９の百−出力は“Ｈ”となる。
フロップ９の百−出力は“Ｈ”となる。
従って＊ｌＮＴＲは“Ｈ”となっている。
此の状態に於いて例えば＊ＩＲ５に割込み要因が発生す
ると、＊ＩＲ５はＬ”となる。
ると、＊ＩＲ５はＬ”となる。
此の結果エンコーダ１の出力は下記の通りとなる。エン
コーダ１の出力側のＡ２端子が“Ｌ”、ア。、。い、。
コーダ１の出力側のＡ２端子が“Ｌ”、ア。、。い、。
端子は“Ｈ”となる。
従ってデコーダ２の１１番端子が“Ｌ”、其の他の総て
の端子はＨ′となる。
の端子はＨ′となる。
８ビツトラッチ回路３のＳＴＢ端子はＨ゛であるので、
其のり。４端子が“Ｈ”となり、ナントゲート回路５の
３番端子が“Ｌ”、従ってナントゲート回路１０の８番
端子が“Ｈ”となり、カウンタ８はクロックをカウント
した後リップルキャリーを発生し、Ｄ形フリップフロッ
プ９の百出力は“Ｌ”となり、ナントゲート回路７を閉
じてクロックを止める。従って８ビツトラッチ回路３の
ＳＴＢ端子は“Ｌ”となり、割込要求信号も保持され、
＊ｌＮＴＲも“Ｌ”に保持される。
其のり。４端子が“Ｈ”となり、ナントゲート回路５の
３番端子が“Ｌ”、従ってナントゲート回路１０の８番
端子が“Ｈ”となり、カウンタ８はクロックをカウント
した後リップルキャリーを発生し、Ｄ形フリップフロッ
プ９の百出力は“Ｌ”となり、ナントゲート回路７を閉
じてクロックを止める。従って８ビツトラッチ回路３の
ＳＴＢ端子は“Ｌ”となり、割込要求信号も保持され、
＊ｌＮＴＲも“Ｌ”に保持される。
此の時、＊ｌＮＴＲより優先順位の低い割込みが発生し
た場合にはコーグ１の手前で無視され、優先順位の高い
割込みが発生した場合には８ビツトラッチ回路３の手前
で無視される。
た場合にはコーグ１の手前で無視され、優先順位の高い
割込みが発生した場合には８ビツトラッチ回路３の手前
で無視される。
此の状態は＊ｌＮＴＲが有効な限りｍａし、マイクロコ
ンピュータＭＰＵ側から＊ＩＮＴＡが帰って来て＊ＩＡ
ＣＫ５は“Ｌ”となり、＊ＩＲ５が無効となった時ナン
トゲート回路５の３番端子が“Ｈ”となり、ナントゲー
ト回路１０の８番端子が“Ｌ”となり、カウンタ８にク
リアがかかり、Ｄ形フリップフロップ９の−ｄ−出力“
トＩ”となり、此の結果合宿無視されていた割込要求が
８ビツトランチ回路３の出力に現れ、同時に＊ｌＮＴＲ
が“Ｈ”となる。
ンピュータＭＰＵ側から＊ＩＮＴＡが帰って来て＊ＩＡ
ＣＫ５は“Ｌ”となり、＊ＩＲ５が無効となった時ナン
トゲート回路５の３番端子が“Ｈ”となり、ナントゲー
ト回路１０の８番端子が“Ｌ”となり、カウンタ８にク
リアがかかり、Ｄ形フリップフロップ９の−ｄ−出力“
トＩ”となり、此の結果合宿無視されていた割込要求が
８ビツトランチ回路３の出力に現れ、同時に＊ｌＮＴＲ
が“Ｈ”となる。
次にナントゲート回路１０の８番端子が“Ｉ］”となり
、カウンタ８がクロックを１６回カウントした後リップ
ルキャリーを発生し、Ｄ形フリップフロフプ９ので出力
は“Ｌ”となり、割込要求は８ビツトラッチ回路３に保
持され、又ナントゲート回路１４を介して ＊ｌＮＴＲ
が“Ｌ“となり、割込コントローラに対し割込みを要求
する。
、カウンタ８がクロックを１６回カウントした後リップ
ルキャリーを発生し、Ｄ形フリップフロフプ９ので出力
は“Ｌ”となり、割込要求は８ビツトラッチ回路３に保
持され、又ナントゲート回路１４を介して ＊ｌＮＴＲ
が“Ｌ“となり、割込コントローラに対し割込みを要求
する。
此の様に一度保持された割込要求信号は其の信号が無効
になる迄は優先順位の高い割込みが発生しても保持され
続ける。
になる迄は優先順位の高い割込みが発生しても保持され
続ける。
第３図は第２図の一応用例を示す。
図中、２０．２１はインバータ、２２はエンコーダ、２
３はデコーダ、２４．２５はインバータ、２６は８ビツ
トラッチ回路、２７．２８．２９は夫々アンドゲート回
路、３０はバスアービタ、３１は抵抗、３２ばインバー
タ、３３．３４は夫々ナントゲート回路、３５．３６は
夫々インバータである。
３はデコーダ、２４．２５はインバータ、２６は８ビツ
トラッチ回路、２７．２８．２９は夫々アンドゲート回
路、３０はバスアービタ、３１は抵抗、３２ばインバー
タ、３３．３４は夫々ナントゲート回路、３５．３６は
夫々インバータである。
第３図に示す例も第２図と略同様な動作を行う回路であ
り、ＢＲＥＱＩ〜８はバスリクエスト線、ＢＡＣＫ １
〜８はバスアクノリッジ線である。
り、ＢＲＥＱＩ〜８はバスリクエスト線、ＢＡＣＫ １
〜８はバスアクノリッジ線である。
此の場合、バスリクエストが入力されるとエンコーダ２
２、デコーダ２３を経由して８ビツトラッチ回路２６か
ら“１１”が出力され、ＥＮ端子が“Ｌ”となり、デー
タは保持され、バスリクエストが取り下げられる迄継続
して出力される。
２、デコーダ２３を経由して８ビツトラッチ回路２６か
ら“１１”が出力され、ＥＮ端子が“Ｌ”となり、デー
タは保持され、バスリクエストが取り下げられる迄継続
して出力される。
其の場合優先度の低いバスリクエストが入力されても高
いバスリクエストが入力されても、出力側には出力され
ないので、先にバスリクエストを出力したデバイスは自
身がバスリクエストを取り下げない限りハスアクノリッ
ジが継続して出力されるので他のバスリクエストの影響
による誤動作は発生しない。
いバスリクエストが入力されても、出力側には出力され
ないので、先にバスリクエストを出力したデバイスは自
身がバスリクエストを取り下げない限りハスアクノリッ
ジが継続して出力されるので他のバスリクエストの影響
による誤動作は発生しない。
以上詳細に説明した様に本発明によれば、割込み動作時
の誤動作及びハス獲得動作時の誤動作を防ぐことが出来
ると云う大きい効果がある。
の誤動作及びハス獲得動作時の誤動作を防ぐことが出来
ると云う大きい効果がある。
第１図は本発明に依るデータ優先ラッチ回路の原理図で
ある。 第２図は本発明に依るデータ優先ラッチ回路の一実施例
の詳細回路図である。 第３図は第２図の一応用例を示す。 図中、Ａは優先順位回路、Ｂはランチ回路、Ｃはステー
タス回路、Ｄはタイミング回路、Ｅは制御回路、１はエ
ンコーダ、２はデコーダ、３は８ビツトラッチ回路、４
及び５ばナントゲート回路、６はスリーステートバッフ
ァ、７はナントゲート回路、８はカウンタ、９はＤ形フ
リップフロップ、１０はナントゲート回路、１１は抵抗
回路、１２及び１３はインバータ、１４はナントゲート
回路、１５及び１６はオアゲート回路、２０．２１はイ
ンバータ、２２はエンコーダ、２３はデコーダ、２４．
２５はインバータ、２６は８ビツトラッチ回路、２７．
２８．２９は夫々アンドゲート回路、３０ばハスアービ
タ、３１は抵抗、３２はインバータ、３３．３４は夫々
ナントゲート回路、３５．３６は夫々インバータである
。 不≦？シ月１＝Ｊ：５テ二りμ？ラヒラッナロ長さ、の
Ｒ１理癒ｎ牛 １ 囚
ある。 第２図は本発明に依るデータ優先ラッチ回路の一実施例
の詳細回路図である。 第３図は第２図の一応用例を示す。 図中、Ａは優先順位回路、Ｂはランチ回路、Ｃはステー
タス回路、Ｄはタイミング回路、Ｅは制御回路、１はエ
ンコーダ、２はデコーダ、３は８ビツトラッチ回路、４
及び５ばナントゲート回路、６はスリーステートバッフ
ァ、７はナントゲート回路、８はカウンタ、９はＤ形フ
リップフロップ、１０はナントゲート回路、１１は抵抗
回路、１２及び１３はインバータ、１４はナントゲート
回路、１５及び１６はオアゲート回路、２０．２１はイ
ンバータ、２２はエンコーダ、２３はデコーダ、２４．
２５はインバータ、２６は８ビツトラッチ回路、２７．
２８．２９は夫々アンドゲート回路、３０ばハスアービ
タ、３１は抵抗、３２はインバータ、３３．３４は夫々
ナントゲート回路、３５．３６は夫々インバータである
。 不≦？シ月１＝Ｊ：５テ二りμ？ラヒラッナロ長さ、の
Ｒ１理癒ｎ牛 １ 囚
Claims (1)
- 【特許請求の範囲】 入力されたデータの優先順位を決定する優先順位回路（
Ａ）、 該優先順位回路（Ａ）からの出力をラッチするラッチ回
路（Ｂ）、 該ラッチ回路（Ｂ）のラッチ内容を外部装置に知らせる
ためのステータス回路（Ｃ）、 及び該優先順位回路（Ａ）と該ラッチ回路（Ｂ）を制御
し、該ラッチ回路（Ｂ）に保持されている入力データが
取り下げられる迄保持し続ける様に制御する制御回路（
Ｅ）から構成されることを特徴とするデータ優先ラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208213A JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208213A JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269320A true JPS6269320A (ja) | 1987-03-30 |
| JPH0452971B2 JPH0452971B2 (ja) | 1992-08-25 |
Family
ID=16552546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208213A Granted JPS6269320A (ja) | 1985-09-20 | 1985-09-20 | デ−タ優先ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097890A (ja) * | 2006-10-10 | 2008-04-24 | Access Cable Kk | ケーブル |
-
1985
- 1985-09-20 JP JP60208213A patent/JPS6269320A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097890A (ja) * | 2006-10-10 | 2008-04-24 | Access Cable Kk | ケーブル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452971B2 (ja) | 1992-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0476990A2 (en) | Dynamic bus arbitration | |
| JPH01250133A (ja) | アービタ | |
| US5045801A (en) | Metastable tolerant asynchronous interface | |
| JPS6269320A (ja) | デ−タ優先ラツチ回路 | |
| US5940601A (en) | Control circuit and method for a first-in first-out data pipeline | |
| EP2208284B1 (en) | Asynchronous clock gate with glitch protection | |
| JPH01134557A (ja) | アービタ回路 | |
| US7436220B2 (en) | Partially gated mux-latch keeper | |
| US3343136A (en) | Data processing timing apparatus | |
| GB1570206A (en) | Data processing system | |
| JPH0721103A (ja) | データ転送装置 | |
| US5546600A (en) | Data driven computer producing inhibit signal for inhibiting merging external provided data pieces with internal data pieces when number of processing data exceeds reference value | |
| JPS62168415A (ja) | ラツチ間伝送方式 | |
| JP2508039B2 (ja) | ア−ビタ回路 | |
| JPH01302459A (ja) | 高速同期式データ転送方式 | |
| JPH03228160A (ja) | 情報処理システムのバスロック解放方式 | |
| JP2655585B2 (ja) | 半導体集積回路のデータバス制御回路 | |
| JPH0195315A (ja) | バス制御方式 | |
| JPH01111254A (ja) | 高速バス調停回路 | |
| JPS61173339A (ja) | 先入れ先出しバツフア制御装置 | |
| JPH05265949A (ja) | 集積回路装置 | |
| JPH04326449A (ja) | インタフェース装置 | |
| JPH0452952A (ja) | 共有資源を利用する装置間の調停方式 | |
| JPS5856012A (ja) | 割込み制御方式 | |
| JPH0573484A (ja) | 情報処理システム |