JPH0453086A - リフレッシュ制御方式 - Google Patents
リフレッシュ制御方式Info
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- JPH0453086A JPH0453086A JP2162463A JP16246390A JPH0453086A JP H0453086 A JPH0453086 A JP H0453086A JP 2162463 A JP2162463 A JP 2162463A JP 16246390 A JP16246390 A JP 16246390A JP H0453086 A JPH0453086 A JP H0453086A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＲＡＭのりフレッシュを行うリフレッシｊ制御方式に
関し、 低いレベルおよび高いレベルのリフレッシュ要求を使い
分け、メモリアクセス性能の低下を可及的に少なくして
リフレッシュを行うことを目的とし、 ＤＲＡＭのリフレッシュするアトしメスおよび低いレベ
ル／高いレベルのリフレッシュ要求を発生するリフレッ
シュ要求発生回路を備え、このリフレッシュ要求発生回
路が当初低いレベルのリフレッシュ要求を発行し、所定
時間経過してもリフレッシュが実行されなくて保留状態
のときに、高いレベルのリフレッシュ要求を発行して強
制的にリフレッシュを行うように構成する。
関し、 低いレベルおよび高いレベルのリフレッシュ要求を使い
分け、メモリアクセス性能の低下を可及的に少なくして
リフレッシュを行うことを目的とし、 ＤＲＡＭのリフレッシュするアトしメスおよび低いレベ
ル／高いレベルのリフレッシュ要求を発生するリフレッ
シュ要求発生回路を備え、このリフレッシュ要求発生回
路が当初低いレベルのリフレッシュ要求を発行し、所定
時間経過してもリフレッシュが実行されなくて保留状態
のときに、高いレベルのリフレッシュ要求を発行して強
制的にリフレッシュを行うように構成する。
本発明は、ＤＲＡＭのリフレッシュを行うリフレッシュ
制御方式に関するものである。
制御方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕リフレッ
シュ動作は、ＤＲＡＭの記憶保護のために必要不可欠な
動作である６８１算機シスラムのメモリアクセス速度の
面から見ればマイナスの要因となる。このため、リフレ
ッシュ動作は、ＣＰＵなどからのメモリアクセスに与え
る影響を可能な限り、小さくする必要がある。
シュ動作は、ＤＲＡＭの記憶保護のために必要不可欠な
動作である６８１算機シスラムのメモリアクセス速度の
面から見ればマイナスの要因となる。このため、リフレ
ッシュ動作は、ＣＰＵなどからのメモリアクセスに与え
る影響を可能な限り、小さくする必要がある。
従来、リフレッシュ動作は、−船釣に定期的に行い、高
い優先度を付与している。このため、ＣＰＵなどからの
アクセスと競合すると、ＣＰＵなどのアクセスが待たさ
れ、当富亥ＣＰＩＪ、ハスなどにＷＡＩＴ（待機状態）
が発ハ８．シ、メモリへのアクセス性能が低下してしま
うという問題がある。
い優先度を付与している。このため、ＣＰＵなどからの
アクセスと競合すると、ＣＰＵなどのアクセスが待たさ
れ、当富亥ＣＰＩＪ、ハスなどにＷＡＩＴ（待機状態）
が発ハ８．シ、メモリへのアクセス性能が低下してしま
うという問題がある。
リフレッシュ番ご低い優先度を割り当てた場合、特にマ
ルチプロセッサシステムでメモリアクセス回数が多くな
り、規定時間内にリフレッンユサイクルＲが完了できな
くなる場合が発生するという問題がある。また、ＤＲＡ
Ｍをアクセスしたアドレスを記憶しておき、リフレッシ
ュを行う一定時間前にアクセスが行われたアドレスに関
して、リフレフシュを省略する方式がある。この方式は
、アクセスしたアドレスを記憶しておく必要があり、メ
モリ、ＦＦ回路、初期化のための手順などのハードウェ
アの増大、操作の煩雑化、コストアップなどが伴うとい
う問題がある。
ルチプロセッサシステムでメモリアクセス回数が多くな
り、規定時間内にリフレッンユサイクルＲが完了できな
くなる場合が発生するという問題がある。また、ＤＲＡ
Ｍをアクセスしたアドレスを記憶しておき、リフレッシ
ュを行う一定時間前にアクセスが行われたアドレスに関
して、リフレフシュを省略する方式がある。この方式は
、アクセスしたアドレスを記憶しておく必要があり、メ
モリ、ＦＦ回路、初期化のための手順などのハードウェ
アの増大、操作の煩雑化、コストアップなどが伴うとい
う問題がある。
本発明は、低いレベルおよび高いレベルのリフレッシュ
要求を使い分け、メモリアクセス性能の低下を可及的に
少なくしてリフレッシュを行うことを目的としている。
要求を使い分け、メモリアクセス性能の低下を可及的に
少なくしてリフレッシュを行うことを目的としている。
ｃａｔｓを解決するための手段〕
第１図を参照して課題を解決するための手段を説明する
。
。
第Ｆ図において、リフレッシュ要求発生回路１は、ＤＲ
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである。
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである。
アドレス比較回路２は、リフレッシュ要求発生回路１に
よって発生されたアトＬ／スおよびＤＲＡＭ３をアクセ
スするアドレスとが一致するか否かを比較するものであ
る。
よって発生されたアトＬ／スおよびＤＲＡＭ３をアクセ
スするアドレスとが一致するか否かを比較するものであ
る。
（作用〕
本発明は、第１図に示すように、リフレッシ１要求発生
回路１が当初低いレベルのりフレッシュ要求を発行し、
所定時間経過してもリフレッシュが実行されなくて保留
状態のときに、高いレベルのリフレッシュ要求を発行し
て強制的にリフレッシュを行うようにしている。また、
リフレッシュ要求発生回路１が当初低いレベルのリフレ
ッシュ要求を発行し、アドレス比較回路１がリフレッシ
ュ要求発生回路１から通知されたアドレスおよびＤＲＡ
Ｍ３をアクセスするアドレスを比較して一致が検出され
たときにリフレッシュを省略し、あ、所定時間経過して
も一致が検出されなか一フたときあるいはリフレッシュ
が実行されなくて保留状態のときに、リフレッシュ要求
発生回路１が高いレベルのりフレッシュ要求を発行して
強制的にリフレッシュを行うようにしている。
回路１が当初低いレベルのりフレッシュ要求を発行し、
所定時間経過してもリフレッシュが実行されなくて保留
状態のときに、高いレベルのリフレッシュ要求を発行し
て強制的にリフレッシュを行うようにしている。また、
リフレッシュ要求発生回路１が当初低いレベルのリフレ
ッシュ要求を発行し、アドレス比較回路１がリフレッシ
ュ要求発生回路１から通知されたアドレスおよびＤＲＡ
Ｍ３をアクセスするアドレスを比較して一致が検出され
たときにリフレッシュを省略し、あ、所定時間経過して
も一致が検出されなか一フたときあるいはリフレッシュ
が実行されなくて保留状態のときに、リフレッシュ要求
発生回路１が高いレベルのりフレッシュ要求を発行して
強制的にリフレッシュを行うようにしている。
従って、当初低いレー＼ルのリフレッシュ要求を発行と
２、リフレッシュが行われないときあるいはリフレッシ
ュアドレスと一致するアクセスが行われないとき、高い
レベルのリフレッシュ要求を発行して強制的にリフレッ
シュを行うことにより、メモリアクセス性能の低Ｆを可
及的に少なくしてリフレッシュを実行することが可能と
なる。
２、リフレッシュが行われないときあるいはリフレッシ
ュアドレスと一致するアクセスが行われないとき、高い
レベルのリフレッシュ要求を発行して強制的にリフレッ
シュを行うことにより、メモリアクセス性能の低Ｆを可
及的に少なくしてリフレッシュを実行することが可能と
なる。
次に、第１図から第５図を用い゛τ本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第３図において、リフレッシュ要求発生回路１は、ＤＲ
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである（
第３図を用いて詳述する）。
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである（
第３図を用いて詳述する）。
アドレス比較回路２は、リフレッシュ要求発生回路１に
よって発生されたアドレスおよびＤＲＡＭ３をアクセス
するアドレスとが一致するか否かを比較するものである
（第３図を用いて詳述する）６ Ｄ）？ＡＭ３は、ダイナミック・ランダム・アクセス・
メモリであって、所定時間毎にリフレッシュしないとそ
の内容を保持できないメモリである。
よって発生されたアドレスおよびＤＲＡＭ３をアクセス
するアドレスとが一致するか否かを比較するものである
（第３図を用いて詳述する）６ Ｄ）？ＡＭ３は、ダイナミック・ランダム・アクセス・
メモリであって、所定時間毎にリフレッシュしないとそ
の内容を保持できないメモリである。
アービトレーション回路４は、ＤＲＡＭ３に対するアク
セス要求の衝突を回避し、いずれか１つにアクセス許可
を与えるものである。
セス要求の衝突を回避し、いずれか１つにアクセス許可
を与えるものである。
メモリ制御回路５は、ＤＲＡＭ３のメモリアセクスを制
御するものである。アクセス要求あるいはリフレッシュ
要求のあったアドレスに対応するＲＡＳ／ＣＡＳを所定
のタイミングで発生し、ＤＲＡＭ３に供給する。
御するものである。アクセス要求あるいはリフレッシュ
要求のあったアドレスに対応するＲＡＳ／ＣＡＳを所定
のタイミングで発生し、ＤＲＡＭ３に供給する。
アドレス選択変換回路６は、アドレス線を介して通知の
あったアクセス要求のアドレスあるいはりフレフシ１ア
ドレスのいずれか一方を切り換えて取り出し、ロウ／カ
ラムアドレスなどをＤＲＡＭ３およびアドレス比較回路
２に供給するものである。
あったアクセス要求のアドレスあるいはりフレフシ１ア
ドレスのいずれか一方を切り換えて取り出し、ロウ／カ
ラムアドレスなどをＤＲＡＭ３およびアドレス比較回路
２に供給するものである。
バス制御部７は、バスを制御してホストとの間でデータ
の授受を行うものである。
の授受を行うものである。
バッファ８は、バスを介して通知のあったアクセス要求
を一時的に保持するバッファである。最も古いアクセス
要求から取り出し、アクセス処理する。
を一時的に保持するバッファである。最も古いアクセス
要求から取り出し、アクセス処理する。
次に、第２図を用いて本発明のリフレッシュ制御につい
て説明する。ここで、 Ｒｅｆ ＲＱＯ：低いレベルのリフレッシュ要求（空
き時間にリフレッシュを行う要求）Ｒｅｆ ＲＱＩ：
高いレベルのリフレッシュ要求（強制的にリフレッシュ
を行う要求）Ａ、ｅｃ ＲＱ＋アクセス要求 アドレス一致：ＡＣＣＲＱとリフレッシュアドレスとが
一致した旨の信号 シーケンス： Ｄｌ？ＡＭ３のアクセス状態（Ｍ：ＤＲ
ＡＭアクセス、Ｒ： ＤＲＡＭリフレッシュ）ｔ、：高
いレベルのＲｅｆ ＲＱＩを発行する周期（時間） ｔＩ ：リフレッシュ周期 第２図（イ）は、外部のＣＰＵなどからのアクセスが途
切れ、空き時間が生じたときにリフレッシュを行う例を
示す。これは、■で低いレベルのリフレッシュ要求Ｒｅ
ｆ ＲＱＯを発行し、［相］でアクセス要求Ａｃｃ
ＲＱが途切れて空き時間ができたので、０でリフレッ
シュＲを行う。
て説明する。ここで、 Ｒｅｆ ＲＱＯ：低いレベルのリフレッシュ要求（空
き時間にリフレッシュを行う要求）Ｒｅｆ ＲＱＩ：
高いレベルのリフレッシュ要求（強制的にリフレッシュ
を行う要求）Ａ、ｅｃ ＲＱ＋アクセス要求 アドレス一致：ＡＣＣＲＱとリフレッシュアドレスとが
一致した旨の信号 シーケンス： Ｄｌ？ＡＭ３のアクセス状態（Ｍ：ＤＲ
ＡＭアクセス、Ｒ： ＤＲＡＭリフレッシュ）ｔ、：高
いレベルのＲｅｆ ＲＱＩを発行する周期（時間） ｔＩ ：リフレッシュ周期 第２図（イ）は、外部のＣＰＵなどからのアクセスが途
切れ、空き時間が生じたときにリフレッシュを行う例を
示す。これは、■で低いレベルのリフレッシュ要求Ｒｅ
ｆ ＲＱＯを発行し、［相］でアクセス要求Ａｃｃ
ＲＱが途切れて空き時間ができたので、０でリフレッ
シュＲを行う。
第２図（ロ）は、高いレベルのリフレッシュ要求が発行
されたので、リフレッシュを行う例を示す、これは、■
で低いレベルのリフレッシュ要求Ｒｅｆ ＲＱＯを発
行し、時間ｔ０を経過してもアクセス要求Ａｃｅ Ｒ
Ｑが途切れなく連続していたので、０で高いレベルのリ
フレッシュ要求を発行し、＠でリフレッシュＲを行う。
されたので、リフレッシュを行う例を示す、これは、■
で低いレベルのリフレッシュ要求Ｒｅｆ ＲＱＯを発
行し、時間ｔ０を経過してもアクセス要求Ａｃｅ Ｒ
Ｑが途切れなく連続していたので、０で高いレベルのリ
フレッシュ要求を発行し、＠でリフレッシュＲを行う。
第２図（ハ）は、リフレッシュ要求のあったアドレスと
外部のＣＰＵなどからのアクセスのあったアドレスとが
一致したので、リフレッシュを省略する例を示す、これ
は、Ｏで低いレベルのリフレッシュ要求を発行し、Ｃで
リフレッシュ要求のあったアドレスとＤＲＡＭをアクセ
スするアドレスとが一致したので、ゆでアクセスを行い
リフレッシ基を省略する。
外部のＣＰＵなどからのアクセスのあったアドレスとが
一致したので、リフレッシュを省略する例を示す、これ
は、Ｏで低いレベルのリフレッシュ要求を発行し、Ｃで
リフレッシュ要求のあったアドレスとＤＲＡＭをアクセ
スするアドレスとが一致したので、ゆでアクセスを行い
リフレッシ基を省略する。
次に、第３図から第５図を用いて具体例について説明す
る。
る。
第３図は、本発明に係るリフレッシュ要求発生回路／ア
ドレス比較回路例を示す。
ドレス比較回路例を示す。
第３図において、アドレス比較回路２は、アドレス選択
変換回路６より通知された＠ＲＡＭ入力アドレスと、リ
フレシュ要求発生回路１で発生されたＯリフレッシュア
ドレス（ＲＡＳ）とを比較回路２１で比較し、一致した
ときに■アドレスー致信号“１゛を生成するものである
。ここで、＠リフレッシュアドレスは、１０ｂｉｔカウ
ンタ１）によって循環して計数した値を用いている。■
アドレス一致信号は、比較回路２１で［相］一致（八−
Ｂ）と検出され、＊ＲＡＳをもとに［相］ＲＯＷアドレ
ス有効信号が“１”となり、かつ低いレベルのリフレッ
シュ要求Ｒ，ｅｆ−ＲＱＯが°１”となったときに“工
”となる、この■アドレス一致信号をもとに、■リフレ
ッシュ選択信号が１′のときに、■Ｒｅｆ−ＲＱＩリセ
ｙト信号を“０”■Ｒａｆ−ＲＱＯリセット信号を０”
とし、高いレベルおよび低いレベルのリフレッシュ要求
信号■Ｒｅ ｆ−ＲＱＩ、■Ｒｅｒ−ＲＱＯをともにリ
セットする。
変換回路６より通知された＠ＲＡＭ入力アドレスと、リ
フレシュ要求発生回路１で発生されたＯリフレッシュア
ドレス（ＲＡＳ）とを比較回路２１で比較し、一致した
ときに■アドレスー致信号“１゛を生成するものである
。ここで、＠リフレッシュアドレスは、１０ｂｉｔカウ
ンタ１）によって循環して計数した値を用いている。■
アドレス一致信号は、比較回路２１で［相］一致（八−
Ｂ）と検出され、＊ＲＡＳをもとに［相］ＲＯＷアドレ
ス有効信号が“１”となり、かつ低いレベルのリフレッ
シュ要求Ｒ，ｅｆ−ＲＱＯが°１”となったときに“工
”となる、この■アドレス一致信号をもとに、■リフレ
ッシュ選択信号が１′のときに、■Ｒｅｆ−ＲＱＩリセ
ｙト信号を“０”■Ｒａｆ−ＲＱＯリセット信号を０”
とし、高いレベルおよび低いレベルのリフレッシュ要求
信号■Ｒｅ ｆ−ＲＱＩ、■Ｒｅｒ−ＲＱＯをともにリ
セットする。
４ｂｉ ｔカウンタ１２は、クロックを計数し、低いレ
ベルのリフレッシュ要求Ｒｅ ｆ−ＲＱＯをクロック０
から１にし、高いレベルのリフレッシュ要求Ｒｅ ｆ−
ＲＱＩをクロック１２から１にするなどのためのカウン
タである（第４図、第５図参照）。
ベルのリフレッシュ要求Ｒｅ ｆ−ＲＱＯをクロック０
から１にし、高いレベルのリフレッシュ要求Ｒｅ ｆ−
ＲＱＩをクロック１２から１にするなどのためのカウン
タである（第４図、第５図参照）。
Ｄ−ＦＦ１３は、低いレベルの■リフレッシュ要求Ｒｅ
ｆ−ＲＱＯを発生するＤ−ＦＦである。
ｆ−ＲＱＯを発生するＤ−ＦＦである。
Ｄ−ＦＦ １４は、高いレベルの■リフレッシュ要求Ｒ
，ｅｆ−ＲＱＩを発生するＤ−ＦＦである。
，ｅｆ−ＲＱＩを発生するＤ−ＦＦである。
次に、第４図および第５図を用いて第３図構成の動作を
説明する０図中の■ないし■は、第３図■ないし■に対
応する。
説明する０図中の■ないし■は、第３図■ないし■に対
応する。
第４図は、アドレス一致したときのリフレッシュのタイ
ムチャートを示す、これは、第３図比較回路２１に入力
するリフレッシュしようとする＠リフレッシュアドレス
と、＠ＲＡＭ入力アドレスとが一致（［相］）したとき
のタイムチャートである。
ムチャートを示す、これは、第３図比較回路２１に入力
するリフレッシュしようとする＠リフレッシュアドレス
と、＠ＲＡＭ入力アドレスとが一致（［相］）したとき
のタイムチャートである。
第４図において、■のタイミングで■リフレッシュ要求
信号Ｒｅｒ−ＲＱＯを“ｌ”レベルとし、低いレベルの
リフレッシュ要求を発行する。
信号Ｒｅｒ−ＲＱＯを“ｌ”レベルとし、低いレベルの
リフレッシュ要求を発行する。
■のタイミングでアドレス一致■となり、■′でアドレ
ス一致検出■を行う、これにより、ＯＲＡＭ入力アドレ
ス（Ｒｏｌｌ／ＣＯＬＬＵＭアドレス）と、Ｏリフレッ
シュアドレスとのアドレス一致検出■が行われ、リフレ
ッシュを省略する。
ス一致検出■を行う、これにより、ＯＲＡＭ入力アドレ
ス（Ｒｏｌｌ／ＣＯＬＬＵＭアドレス）と、Ｏリフレッ
シュアドレスとのアドレス一致検出■が行われ、リフレ
ッシュを省略する。
第５図は、強制的にリフレッシュを行うときのタイムチ
ャートを示す、これは、■で低いレベルのリフレッシュ
要求Ｒｅｊ−ＲＱＯを発行したが、Ｄ ＲＡ、 Ｍへの
アクセスの空き時間がなく、しかもＯリフレッシュアド
レスと６ＲＡＭアドレスとが一致しないまま、所定時間
（ここではクロック０からクロック１２までの時間）を
経過したので、■で高いレベルのリフレッシュ要求Ｒｅ
ｆ−ＲＱ１を発行し、［Ｆ］で強制的にリフレッシュサ
イクルを挿入してリフレッシュを行う。
ャートを示す、これは、■で低いレベルのリフレッシュ
要求Ｒｅｊ−ＲＱＯを発行したが、Ｄ ＲＡ、 Ｍへの
アクセスの空き時間がなく、しかもＯリフレッシュアド
レスと６ＲＡＭアドレスとが一致しないまま、所定時間
（ここではクロック０からクロック１２までの時間）を
経過したので、■で高いレベルのリフレッシュ要求Ｒｅ
ｆ−ＲＱ１を発行し、［Ｆ］で強制的にリフレッシュサ
イクルを挿入してリフレッシュを行う。
以上説明したように、本発明によれば、当初低いレベル
のリフレッシュ要求を発行し、リフレッシュが行われな
いときあるいはリフレッシュアドレスと一致するアクセ
スが行われないとき、高いレベルのリフレッシュ要求を
発行して強制的にリフレッシュを行う構成を採用してい
るため、メモリアクセス性能の低下を可及的に少なくし
てリフレッシュを実行することができる。
のリフレッシュ要求を発行し、リフレッシュが行われな
いときあるいはリフレッシュアドレスと一致するアクセ
スが行われないとき、高いレベルのリフレッシュ要求を
発行して強制的にリフレッシュを行う構成を採用してい
るため、メモリアクセス性能の低下を可及的に少なくし
てリフレッシュを実行することができる。
第１図は本発明の１実施例構成図、第２図は本発明の動
作説明図、第３図は本発明に係るリフレッシュ要求発生
回路／アドレス比較回路例、第４図、第５図は本発明に
係るタイムチャート例を示す。 図中、１はリフレッシュ要求発生回路、２はアドレス比
較回路、３はＤＲＡＭ、４はアービトレーシッン回路、
５はメモリ制御回路、６はアドレス選択変換回路、７は
バス制御部、８はバッファを表す。 特許出願人 株式会社ビーエフニー
作説明図、第３図は本発明に係るリフレッシュ要求発生
回路／アドレス比較回路例、第４図、第５図は本発明に
係るタイムチャート例を示す。 図中、１はリフレッシュ要求発生回路、２はアドレス比
較回路、３はＤＲＡＭ、４はアービトレーシッン回路、
５はメモリ制御回路、６はアドレス選択変換回路、７は
バス制御部、８はバッファを表す。 特許出願人 株式会社ビーエフニー
Claims (2)
- （１）ＤＲＡＭのリフレッシュを行うリフレッシュ制御
方式において、 ＤＲＡＭ（３）のリフレッシュするアドレスおよび低い
レベル／高いレベルのリフレッシュ要求を発生するリフ
レッシュ要求発生回路（１）を備え、このリフレッシュ
要求発生回路（１）が当初低いレベルのリフレッシュ要
求を発行し、所定時間経過してもリフレッシュが実行さ
れなくて保留状態のときに、高いレベルのリフレッシュ
要求を発行して強制的にリフレッシュを行うように構成
したことを特徴とするリフレッシュ制御方式。 - （２）ＤＲＡＭのリフレッシュを行うリフレッシュ制御
方式において、 ＤＲＡＭ（３）のリフレッシュするアドレスおよび低い
レベル／高いレベルのリフレッシュ要求を発生するリフ
レッシュ要求発生回路（１）と、このリフレッシュ要求
発生回路（１）によって発生されたアドレスおよびＤＲ
ＡＭ（３）をアクセスするアドレスとが一致するか否か
を比較するアドレス比較回路（２）とを備え、 上記リフレッシュ要求発生回路（１）が当初低いレベル
のリフレッシュ要求を発行し、上記アドレス比較回路（
２）がリフレッシュ要求発生回路（１）から通知された
アドレスおよびＤＲＡＭ（３）をアクセスするアドレス
を比較して一致が検出されたときにリフレッシュを省略
し、一方、所定時間経過しても一致が検出されなかった
ときあるいはリフレッシュが実行されなくて保留状態の
ときに、上記リフレッシュ要求発生回路（１）が高いレ
ベルのリフレッシュ要求を発行して強制的にリフレッシ
ュを行うように構成したことを特徴とするリフレッシュ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162463A JPH0453086A (ja) | 1990-06-20 | 1990-06-20 | リフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162463A JPH0453086A (ja) | 1990-06-20 | 1990-06-20 | リフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453086A true JPH0453086A (ja) | 1992-02-20 |
Family
ID=15755098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162463A Pending JPH0453086A (ja) | 1990-06-20 | 1990-06-20 | リフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
| JP2005537598A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン テクノロジー インコーポレイテッド | ソフトウェアリフレッシュメモリ装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845692A (ja) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | リフレツシユ要求制御方式 |
| JPS63292492A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | ダイナミックｒａｍリフレッシュ制御方式 |
-
1990
- 1990-06-20 JP JP2162463A patent/JPH0453086A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845692A (ja) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | リフレツシユ要求制御方式 |
| JPS63292492A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | ダイナミックｒａｍリフレッシュ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
| JP2005537598A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン テクノロジー インコーポレイテッド | ソフトウェアリフレッシュメモリ装置及び方法 |
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