JPS63292492A - ダイナミックｒａｍリフレッシュ制御方式 - Google Patents

ダイナミックｒａｍリフレッシュ制御方式

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Publication number
JPS63292492A
JPS63292492A JP62128956A JP12895687A JPS63292492A JP S63292492 A JPS63292492 A JP S63292492A JP 62128956 A JP62128956 A JP 62128956A JP 12895687 A JP12895687 A JP 12895687A JP S63292492 A JPS63292492 A JP S63292492A
Authority
JP
Japan
Prior art keywords
refresh
address
dynamic ram
ram
refresh counter
Prior art date
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Pending
Application number
JP62128956A
Other languages
English (en)
Inventor
Atsushi Kara
加羅　淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63292492A publication Critical patent/JPS63292492A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミックＲＡＭリフレッシュ制御方式に関
する。
［従来の技術］ 従来この種のダイナミックＲＡＭリフレッシュ制御回路
は、ダイナミックＲＡＭ　（以下、ＤＲＡＭという）に
リフレッシュアドレスを供給するリフレッシュカウンタ
を設けて、該リフレッシュカウンタを周期的に１ずつ増
加することによりＤＲＡＭのリフレッシュを行なう方式
となっていた。
［発明が解決しようとする問題点］ 上述した従来のＤＲＡＭリフレッシュ制御方式は、ＣＰ
Ｕその他の周辺デバイスが、ＤＲＡＭのある領域Ａにア
クセスし、定められた時間内は領域Ａに対するリフレッ
シュが不要であるような場合にも、リフレッシュカウン
タ自身は独立に領域Ａに対するリフレッシュアドレスを
生成するため、無駄なリフレッシュサイクルが消費され
るという欠点がある。
本発明の目的は前記問題点を解消するもので、無駄なリ
フレッシュサイクルの消費をなくすようにしたダイナミ
ックＲＡＭリフレッシュ制御方式を提供することにある
。
［問題点を解決するための手段］ 本発明はマイクロコンピュータシステムのダイナミック
ＲＡＭへのアドレス供給回路において、アドレスバスか
ら前記ダイナミックＲＡＭへ供給されるアドレスバス号
と、リフレッシュカウンタから前記ダイナミックＲＡＭ
へ供給されるアドレス信号とを比較する比較器を設け、
前記比較器にて両アドレス信号の一致が検出された時に
前記リフレッシュカウンタを１だけ増加させ、次のリフ
レッシュサイクルを省略することにより、リフレッシュ
サイクルの数を減少させることを特徴とするダイナミッ
クＲＡＭリフレッシュ制御方式である。
［実施例］ 以下、本発明の一実施例を図により説明する。
第１図において、本発明のＤＲＡＭリフレッシュ制御方
式に係る制御回路は、ダイナミックＲＡＭ　（ＤＲＡＭ
＞４と、該ダイナミックＲＡＭ４にリフレッシュアドレ
スを供給するリフレッシュカウンタ５と、選択器３と、
ざらにアドレスバス１からダイナミックＲＡＭ４へ供給
されるアドレス信号と、リフレッシュカウンタ５からダ
イナミックＲＡＭ４へ供給されるアドレス信号とを比較
する比較器６とを備えている。２はリフレッシュアドレ
ス信号線である。
実施例において、ＣＰＵその他の周辺デバイスからＤＲ
ＡＭ４がアクセスされた場合、アドレスバス１のアドレ
ス信号は選択器３を通してＤＲＡＭ４に供給されると同
時に、比較器６によりリフレッシュカウンタ５の出力ア
ドレス２と比較される。もし両アドレスが一致した場合
、リフレッシュカウンタ５はアドレスを１だけ増加し、
次のリフレッシュサイクルを実行しない。
［発明の効果］ 以上説明したように本発明によれば、ＣＰＵ又は周辺デ
バイスがＤＲＡＭをアクセスすることによりすでに次の
リフレッシュサイクルで予定されていたｏＲＡＭ領域の
リフレッシュを完了した場合、次のリフレッシュサイク
ルを省略でき、従ってＤＲＡＭの使用効率を上げること
ができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図である。 １・・・アドレスバス ２・・・リフレッシュアドレス信号線 ３・・・選択器 ４・・・ダイナミックＲＡＭ ５・・・リフレッシュカウンタ ６・・・比較器 特許出願人　Ｅ１本電気株式会社 シ 鴫１　図

Claims (1)

    【特許請求の範囲】
  1. （１）マイクロコンピュータシステムのダイナミックＲ
    ＡＭへのアドレス供給回路において、アドレスバスから
    前記ダイナミックＲＡＭへ供給されるアドレス信号と、
    リフレッシュカウンタから前記ダイナミックＲＡＭへ供
    給されるアドレス信号とを比較する比較器を設け、前記
    比較器にて両アドレス信号の一致が検出された時に前記
    リフレッシュカウンタを１だけ増加させ、次のリフレッ
    シュサイクルを省略することにより、リフレッシュサイ
    クルの数を減少させることを特徴とするダイナミックＲ
    ＡＭリフレッシュ制御方式。
JP62128956A 1987-05-26 1987-05-26 ダイナミックｒａｍリフレッシュ制御方式 Pending JPS63292492A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185791A (ja) * 1989-01-12 1990-07-20 Nec Corp ダイナミツクｒａｍリフレツシユ制御方式
JPH0453086A (ja) * 1990-06-20 1992-02-20 Pfu Ltd リフレッシュ制御方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185791A (ja) * 1989-01-12 1990-07-20 Nec Corp ダイナミツクｒａｍリフレツシユ制御方式
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