JPH0453087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0453087A JPH0453087A JP2160615A JP16061590A JPH0453087A JP H0453087 A JPH0453087 A JP H0453087A JP 2160615 A JP2160615 A JP 2160615A JP 16061590 A JP16061590 A JP 16061590A JP H0453087 A JPH0453087 A JP H0453087A
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- Japan
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- shot pulse
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置、特にワード線駆動信号発生
回路に関するものである。
回路に関するものである。
第３図は従来のワード線駆動信号（Ｒ１）の発生回路の
回路図である。図において、（１）は鳳チャンネ！トラ
ンジスタ、（２）は遅延回路、（３）は昇圧容量である
０また第４図は第３図のワード線駆動信号発生回路の各
信号Ｏタイミングチャート図である。
回路図である。図において、（１）は鳳チャンネ！トラ
ンジスタ、（２）は遅延回路、（３）は昇圧容量である
０また第４図は第３図のワード線駆動信号発生回路の各
信号Ｏタイミングチャート図である。
次に動作について説明する。半導体記憶装置において、
スタンドバイ時はＲム８がＩ！ｉｇｈでｌ！はＸｌ０Ｗ
であるが、データの読み出し、書き込みを行う時はｉは
Ｉ、ｏｗであシ、ＲｘはＲ１自身の遅延信号により昇圧
容量（３）を介して、Ｗｏｏ以上（マｏｅ＋α）に昇圧
される□このように東ｘをマｏｅ＋αに昇圧することで
、メモリ七μにＷｏｏが書き込める、メモリ七μからの
電荷読み出し速度が向上する、カどの利点を得ている。
スタンドバイ時はＲム８がＩ！ｉｇｈでｌ！はＸｌ０Ｗ
であるが、データの読み出し、書き込みを行う時はｉは
Ｉ、ｏｗであシ、ＲｘはＲ１自身の遅延信号により昇圧
容量（３）を介して、Ｗｏｏ以上（マｏｅ＋α）に昇圧
される□このように東ｘをマｏｅ＋αに昇圧することで
、メモリ七μにＷｏｏが書き込める、メモリ七μからの
電荷読み出し速度が向上する、カどの利点を得ている。
従来の半導体記憶装置におけるワード線駆動信号発生回
路は以上のように構成されていたので、もし昇圧容量に
微小なリークがあると、時間がたつにつれてＲＸのブー
ストレベルが低下し、ＩＸをＶｃｏ十αに昇圧すること
Ｋよる利点が得られなくなる。またＬ”ｊｃ ６７０１
ｅ のＲｅａｄ Ｍｏｄｉｆｙ ＷｒｉｔｅなどでＷ
ｏｏ下限で書き込みができなくなるという問題点があっ
た。
路は以上のように構成されていたので、もし昇圧容量に
微小なリークがあると、時間がたつにつれてＲＸのブー
ストレベルが低下し、ＩＸをＶｃｏ十αに昇圧すること
Ｋよる利点が得られなくなる。またＬ”ｊｃ ６７０１
ｅ のＲｅａｄ Ｍｏｄｉｆｙ ＷｒｉｔｅなどでＷ
ｏｏ下限で書き込みができなくなるという問題点があっ
た。
この発明は上記のような問題点を解決するため罠なされ
たもので、昇圧容量（３）に微小なリークがあってもＲ
Ｋのブーストレベ〜を一定に保ち、特ＫＬｏｎｇ ｏｙ
ｏｌ・ での書き込みマージンがアップする半導体記憶
装置を得ることを目的とする。
たもので、昇圧容量（３）に微小なリークがあってもＲ
Ｋのブーストレベ〜を一定に保ち、特ＫＬｏｎｇ ｏｙ
ｏｌ・ での書き込みマージンがアップする半導体記憶
装置を得ることを目的とする。
この発明に係る半導体記憶装置は、ｌｘのレベルを検知
する回路と、動作時にＲＸのレベルが低下した時［ＩＸ
を昇圧する回路を設けたものであゐＯ 〔作用〕 この発明における半導体記憶装置は、動作時にｌｘのレ
ベルの低下を検知するとワンショットパルスを発生し、
再昇圧する。
する回路と、動作時にＲＸのレベルが低下した時［ＩＸ
を昇圧する回路を設けたものであゐＯ 〔作用〕 この発明における半導体記憶装置は、動作時にｌｘのレ
ベルの低下を検知するとワンショットパルスを発生し、
再昇圧する。
以下この発明の一実施例を図について説明する。
１ｇ１図はこの発明の−＊施例を示す半導体記憶装置に
おけるワード線駆動信号発生回路の回路図である。図に
おいて、（１）は１チヤンネルトランジスタ、（２）Ｆ
ｉ遅延回路、（３） 、 Ｑｆｌは昇圧容量である０た
だし昇圧容量ααは昇圧容量（３）よシも容量が大きく
設定されているｏ（４）はワード線駆動信号（λＸ）の
レベルを検知する回路、（５） 、 （６） 、 （７
） 、 （８）はインバータ、（９）はムＮ′ＤゲーＦ
ｆある。第２図は第１図の各信号、各ノードのタイミン
グチャート図である０次に動作について説明す心。スタ
ンドバイ時はｌＡ８ カＩＩＬｇｋ テあｐ ＲＸｉ
Ｌｏｗ ｆアルカ、テータノ読み出し、書き込みを行う
時はＲｉｇがＬｏｗであり、ＲＸはＩｋ！自身の遅延信
号によシ、昇圧容量（３）を介してＶｏａ＋αに昇圧さ
れる。ここで、もし昇圧容量（３）Ｋ微小なリーフがあ
ってＲＸＧＤレベルがβだけ低下し、Ｗｏｅ十α−βに
なると、ＩＬＸのレベル検知器（４）がＨｌｇｈを出力
する。（ｉｘがｖＣｃ＋α以上あるときは、このレベル
検知器（４）はＬＯＷを出力する。）ノードＢはインバ
ータ（５） 、 （ｃ＋） 、 （７）の作用によシ、
ツートムのＬｏｗからＨｌｇｈの変化よシ少し遅れてＨ
ｌｇｈからＬＱＷになる０ここで、ノードＡノードＢの
両方がＩｉｉｇｈになる１１１間があり、このツートム
、ノードＢの２つのＨｌｇｈと７−ド０のＨｌｇｈ（Ｒ
ｉｇ９がＬｏｗのためノードＣはＥｉｇｌｌである）を
ＡＮＤゲート（９）に入力することによシ、五ＮＩ）ゲ
ート（９）の出力に−ｒの間Ｈ１ｇｈとなるワンショッ
トノ（ルスが発生する。このワンショットノくルスは昇
圧容量ωヲ介シてＩｌｘのレベルをマｏｅ＋６まで再昇
圧する０ 〔発明の効果〕 以上のように、この発明によれば動作時にＲＸのレベル
がへたっても、それを検知し再昇圧することによりｌｘ
のレベルを一定に保つことができるという効果が得られ
る０
おけるワード線駆動信号発生回路の回路図である。図に
おいて、（１）は１チヤンネルトランジスタ、（２）Ｆ
ｉ遅延回路、（３） 、 Ｑｆｌは昇圧容量である０た
だし昇圧容量ααは昇圧容量（３）よシも容量が大きく
設定されているｏ（４）はワード線駆動信号（λＸ）の
レベルを検知する回路、（５） 、 （６） 、 （７
） 、 （８）はインバータ、（９）はムＮ′ＤゲーＦ
ｆある。第２図は第１図の各信号、各ノードのタイミン
グチャート図である０次に動作について説明す心。スタ
ンドバイ時はｌＡ８ カＩＩＬｇｋ テあｐ ＲＸｉ
Ｌｏｗ ｆアルカ、テータノ読み出し、書き込みを行う
時はＲｉｇがＬｏｗであり、ＲＸはＩｋ！自身の遅延信
号によシ、昇圧容量（３）を介してＶｏａ＋αに昇圧さ
れる。ここで、もし昇圧容量（３）Ｋ微小なリーフがあ
ってＲＸＧＤレベルがβだけ低下し、Ｗｏｅ十α−βに
なると、ＩＬＸのレベル検知器（４）がＨｌｇｈを出力
する。（ｉｘがｖＣｃ＋α以上あるときは、このレベル
検知器（４）はＬＯＷを出力する。）ノードＢはインバ
ータ（５） 、 （ｃ＋） 、 （７）の作用によシ、
ツートムのＬｏｗからＨｌｇｈの変化よシ少し遅れてＨ
ｌｇｈからＬＱＷになる０ここで、ノードＡノードＢの
両方がＩｉｉｇｈになる１１１間があり、このツートム
、ノードＢの２つのＨｌｇｈと７−ド０のＨｌｇｈ（Ｒ
ｉｇ９がＬｏｗのためノードＣはＥｉｇｌｌである）を
ＡＮＤゲート（９）に入力することによシ、五ＮＩ）ゲ
ート（９）の出力に−ｒの間Ｈ１ｇｈとなるワンショッ
トノ（ルスが発生する。このワンショットノくルスは昇
圧容量ωヲ介シてＩｌｘのレベルをマｏｅ＋６まで再昇
圧する０ 〔発明の効果〕 以上のように、この発明によれば動作時にＲＸのレベル
がへたっても、それを検知し再昇圧することによりｌｘ
のレベルを一定に保つことができるという効果が得られ
る０
第１図はこの発明の一実施例による半導体記憶装置にお
けるワード線駆動信号発生回路図、第２図は第１図にお
ける各信号、各ノードのタイミングチャート図、第３図
は従来Ｏ半導体記憶装置におけるワード線駆動信号発生
回路図、第４図は第３図における各信号のタイミングチ
ャート図であるＯ 図において、（１）はｎチャンネルトランジスタ、（２
）は遅延回路、（ａ） ＝（２）は昇圧容量、（４）は
レベル検知器、（５） ＃ （６） 、 （７） 、
（８）はインバータ、（９）はムＮｌ）ゲートであφ０ なお、図中、同一符号は同一、又は相当部分を示す。
けるワード線駆動信号発生回路図、第２図は第１図にお
ける各信号、各ノードのタイミングチャート図、第３図
は従来Ｏ半導体記憶装置におけるワード線駆動信号発生
回路図、第４図は第３図における各信号のタイミングチ
ャート図であるＯ 図において、（１）はｎチャンネルトランジスタ、（２
）は遅延回路、（ａ） ＝（２）は昇圧容量、（４）は
レベル検知器、（５） ＃ （６） 、 （７） 、
（８）はインバータ、（９）はムＮｌ）ゲートであφ０ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ワード線駆動信号発生回路において、動作時に前記ワー
ド線駆動信号のレベル低下を検知するとワンショットパ
ルスを発生し、前記ワード線駆動信号を再昇圧する回路
を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160615A JPH0453087A (ja) | 1990-06-19 | 1990-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160615A JPH0453087A (ja) | 1990-06-19 | 1990-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453087A true JPH0453087A (ja) | 1992-02-20 |
Family
ID=15718764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160615A Pending JPH0453087A (ja) | 1990-06-19 | 1990-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
-
1990
- 1990-06-19 JP JP2160615A patent/JPH0453087A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
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