JPH0453129A - 電極の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造プロセスにおいて用いられる
電極の製造方法に関し、特に段差のある基板上の凹部の
みに自己整合的に電極を形成する方法に関するものであ
る。

〔従来の技術〕

段差をもつ基板の下段の面のみに上段の面に接すること
なく、電極を形成するための従来法の一例を第３図に示
して説明する。これは、第３図に示すように、段差をも
つ基板４１の下段の面のみに上段の面に接することなく
、電極４２を形成するためには、電極形成における位置
ずれ及び電極の大きさの不均一性を回避するために、電
極４２を段差位置から一定距離り、を十分に離して製作
する必要があった。

しかし、このように、段差位置と電極間の距離を十分に
広くとると、装置体積の縮小が困難となり、ひていは半
導体装置の性能を向上させることも困難であるという欠
点を有していた。

一方、この欠点を改善するために、第４図に示す従来の
方法もある。

この従来法は、第４図に示すように、まず段差をもつ基
板５１の全面にイオンミリンダによる工ッチング可能な
例えば金からなる電極５２を堆積したのち、この電極５
２の全面に例えばＳｉＯ□からなる絶縁膜５３を堆積し
、さらに絶縁膜５３の全面に少なくとも凸部が凹部より
も膜厚が薄くなるように全面に例えばレジストからなる
膜５４を被覆する（第４図（ａ））。次に、このレジス
ト膜５４を表面からエツチングし凸部のみの絶縁膜５３
を露出する（第４図（（ｂ））。さらにこの露出した凸
部の絶縁膜５３のみをエツチング除去し、凸部の電極５
２のみを露出する（第４図（Ｃ））。最後に、この露出
した凸部の電極５２のみをイオンミリング法によりエツ
チング除去し、必要に応じて凹部のみに残されたレジス
トＷｉ！５４と絶縁膜５３をエツチング除去し、電極５
２を凹部のみに自己整合的に形成するものである（第４
図（ｄ））。

〔発明が解決しようとする課題〕 かかる従来の方法によれば、前述した第３図の従来法に
よる欠点が改善されるが、一方では以下に述べる欠点を
有する。

（ｉ）第４図（ｄ）に示すように、イオンミリング法に
よる電極のエツチングの際にイオン入射角を試料に対し
垂直にした場合には、エツチングされた電極の再付着に
より、段差近傍で電極が角状に形成され易く、また凸部
の周辺に電極のエツチング残りが生じ易い。

（ｉｉ）上記のイオン入射角を水平に近づけることによ
り　（ｉ）の欠点を改善することができるが、一方では
電極のＳｉＯ□等の絶縁膜とのエツチング選択比を十分
にとることが困難である。

（ｉｉｉ　）イオンミリング法による電極のエツチング
際に基板に与えるダメージが多い。

本発明は以上の点に鑑みてなされたもので、段差をもつ
基板の下段の面のみに上段の面に接することなく凹部の
みに電極を形成するに際し、上記の従来法による欠点を
回避した電極の製造方法を実現することを目的とする。

〔課題を解決するための手段〕

上記の課題を解決するために、本発明による電極の製造
方法は、第１図に示すように構成される。

すなわち、本発明は、第１図に示すように、まず段差を
もつ基板１１の全面に反応性イオンエツチングが可能な
例えばタングステンからなる電極１２を堆積した後、こ
の電極１２の全面に例えばＳｉＯ□からなる絶縁膜１３
を堆積し、さらに絶縁膜１３の全面に少なくとも凸部が
凹部よりも膜厚が薄くなるように全面に例えばレジスト
からなる膜１４を被覆する（第１図（ａ））。次に、こ
のレジスト膜１４を表面からエツチングし凸部のみの絶
縁膜１３を露出する（第１図（ｂ））。さらにこの露出
した凸部の絶縁膜１３のみをエツチング除去し、凸部の
電極１２のみを露出する（第１図（Ｃ））。最後に、こ
の露出した凸部の電極１２のみを反応性イオンエツチン
グ法によりエツチング除去し、必要に応じて凹部のみに
残されたレジストＩＩ！１４と絶縁膜１３をエツチング
除去し、電極１２を凹部のみに自己整合的に形成するも
のである（第１図（ｄ））。

ここで、反応性イオンエツチングが可能な電極１２とし
ては、タングステンの他にチタンやタンタル、モリブデ
ンなどの高融点金属を用いたり、あるいは絶縁膜１３の
全面に凸部が凹部よりも膜厚が薄くなるように被覆する
膜１４は、レジストの他にボリミイドを用いてもよい。

〔作用〕

このように本発明によるときは、段差をもつ基板の下段
の面のみに上段の面に接することなく凹部のみに電極を
形成するに際し、以下に述べるように従来法の欠点が改
善できる作用効果を有する。

（ｉ）凸部の電極を段差位置に対して自己整合的にエツ
チング除去するため、従来法の第３図に示したような段
差位置と電極間の距［、ｒを十分に広くとる必要がなく
、装置体積の縮小が容易となり、ひいては半導体装置の
性能を向上させることも可能である。

（ｉｉ）ｉｉ極を反応性イオンエツチング法によりエツ
チング除去するため、第１図（ｄ）に示すように、従来
のイオンミリング法による電極のエツチングの際にイオ
ン入射角を試料に対し垂直にした場合に比較して、エツ
チングされた電極の再付着により、段差近傍で電極が角
状に形成されず、また凸部の周辺に電極のエツチング残
りが生じ難い。

（ｉｉｉ）！極を反応性イオンエツチング法によりエツ
チング除去するため、エツチングガスの種類を適切に選
択することにより、電極のＳｉＯ□等の絶縁膜とのエツ
チング選択比を十分にとることが容易である。

（ｉｖ）電極を反応性イオンエツチング法によりエツチ
ング除去するため、電極のエツチングの際に基板に与え
るダメージが比較的少ない。

〔実施例〕

次に、本発明による方法をメサ型へテロ接合バイポーラ
トランジスタのベース電極の形成に適用した一例を第２
図に示して説明する。

第２図において、まず半絶縁性ＧａＡｓ　２１の上にエ
ピタキシャル法によりｎ型ＧａＡｓからなるコレクタ層
２２．ｐ型ＧａＡｓからなるベース層２３．ｎ型ＡｌＧ
ａＡｓからなるエミツタ層２４を順次成長する（第２図
（ａ））。次にエミッタ電極２５を堆積し、さらに絶縁
膜２６を、例えばＳｉＯ□を堆積し、通常用いられるフ
ォトリソグラフィー法とエツチング法によりベース面２
３を露出する（第２図（ｂ））。次いで絶縁膜、例えば
再度５ｉｎ２を堆積し、通常用いられるエツチング法に
よりエミッタメサ側壁にＳｉＯ□でなる側壁絶縁膜２７
を形成する（第２図（Ｃ））。

次に、反応性イオンエツチング可能なベース電極２８、
例えばＷ（タングステン）を堆積する（第２図（ｄ））
。さらに絶縁膜２９、例えば５ｉＯｚを堆積したのち、
通常用いられる方法により、凸部の膜厚が凹部の膜厚よ
りも薄くなるように膜３ｏ、例えばレジストを塗布する
（第２図（ｅ））。次いで通常用いられる方法により、
レジスト膜３ｏをエツチングし凸部の絶縁膜２９を露出
する（第２図（ｆ））。

次に、凸部の絶縁膜２９をエツチング除去し、その凸部
のベース電極２８を露出する（第２図（ｇｌ）。加えて
、例えばＳＦ、を反応ガスとする反応イオンエツチング
法により、凸部のベース電極２８をエツチング除去し、
通常用いられる方法により凹部に残されたレジスト３０
をエツチング除去する。また、通常用いられるフォトリ
ソグラフィー法とエツチング法によりコレクタ面２２を
露出する（第２図（ｈ））。さらに通常用いられるフォ
トリソグラフィー法とエツチング法と電極堆積法により
、エミッタ電極２５上にエミッタコンタクト電極３１と
、ベース電極２８上にベースコンタクト電極３２を形成
する（第２図（Ｉ））。最後に、通常用いられるフォト
リソグラフィー法と電極堆積法によりコレクタ電極３３
を形成し、メサ型へテロ接合バイポーラトランジスタが
完成する（第２図（ｊ））。

以上に示したように、メサ型へテロ接合バイポーラトラ
ンジスタの製作において、本発明による方法を適用する
ことにより、エミッタ上のベース電極のみを自己整合的
にエツチング除去でき、エミッタメサ位置に対して凹部
のみに自己整合的に電極を形成できる。このため、エミ
ッタメサ位置とベース電極間の距離を十分に広くとる必
要がなく、メサ型へテロ接合バイポーラトランジスタの
体積の縮小が容易となり、ひいてはベース抵抗が低減お
よびベース・コレクタ容量が低減でき、メサ型へテロ接
合バイポーラトランジスタの性能を向上させることがで
きる。

また、エミッタ上のベース電極を反応性イオンエツチン
グ法によりエツチング除去するため、従来のイオンミリ
ング法に比較して、エツチングされた電極の再付着によ
り段差近傍で電極が角状に形成されることなく、メサ型
へテロ接合バイポーラトランジスタ製作における信顧性
を向上することができる。

さらに、エミッタ上のベース電極を反応性イオンエツチ
ング法によりエツチング除去するため、エツチングガス
の種類を適当に選択することにより、電極のＳｉｎ、等
の絶縁膜とのエツチング選択比を十分にとることが容易
であり、メサ型へテロ接合バイポーラトランジスタ製作
における信顧性を向上することができる。加えて、エミ
ッタ上のベース電極を反応性イオンエツチングによりエ
ツチング除去するため、イオンミリング法を用いた場合
に比較して、ベース電極のエツチングの際に工ミッタ・
ベース接合等の基板に与えるダメージを低減することが
できる。

なお、本実施例では、本発明をいわゆるエミッタアップ
型のメサ型へテロ接合バイポーラトランジスタのベース
電極の形成に通用した例を示したが、本発明はいわゆる
コレクタアップ型のメサ型ヘテロ接合バイポーラトラン
ジスタのベース電極の形成に適用できる。

さらに、本発明はトランジスタに限らず、ダイオード、
キャパシタ等のあらゆる半導体装置の電極形成に適用で
きる。

〔発明の効果〕

以上説明したように本発明によれば、段差をもつ基板の
下段の面のみに上段の面に接することなく凹部のみに電
極を形成するに際し、段差のある基板の、凹部のみに電
極を自己整合的に形成することができるので、以下に述
べるような利点を有する。すなわち、 （ｉ）凸部の電極を段差位置に対して自己整合的にエツ
チング除去できるため、凹部に自己整合的に電極を形成
できる。このため、従来法の第３図に示したような段差
位置と電極間の距離を十分に広くとる必要がなく、装置
体積の縮小が容易となり、ひいては半導体装置の性能を
向上させることも容易である。

（ｉｉ）電極を反応性イオンエツチング法によりエツチ
ング除去するため、従来のイオンミリング法による方法
に比較して、エツチングされた電極の再付着により段差
近傍で電極が角状に形成されることなく、また凸部の周
辺に電極のエツチング残りが生じることもない。

（ｉｉｉ）１ｉｉ極を反応性イオンエツチング法により
エツチング除去するため、エツチングガスの種類を適切
に選択することにより、電極のＳｉＯ□等の絶縁膜との
エツチング選択比を十分にとることが容易である。

（ｉｖ）ｉｉ極を反応性イオンエツチング法によりエツ
チング除去するため、電極のエツチングの際に基板に与
えるダメージが比較的少ない。

などの利点を有する。

【図面の簡単な説明】

第１図は本発明による電極の製造方法を説明するための
基本的な工程断面図、第２図は本発明を適用したメサ型
へテロ接合バイポーラトランジスタの製造方法の一実施
例を示す工程断面図、第３図は従来によるｉｉ極の製造
方法の一例を示す図、第４図は従来による！極の製造方
法の別の例を示す工程断面図である。 １１・・・段差をもつ基板、１２・・・反応性イオンエ
ツチング可能な電極、１３・・・絶縁膜、１４・・・レ
ジスト膜、２１□・・・半絶縁性ＧａＡｓ、２２・・・
ｎ型ＧａＡｓのコレクタ層、２３・・・ｐ型ＧａＡｓの
ベース層、２４・・・ｎ型ＡｌＧａＡｓのエミフタ層、
２５・・・エミッタ電極、２６・・・絶縁膜、２７・・
・側壁絶縁膜、２８・・・ベース電極、２９・・・絶縁
膜、３０・・・レジスト膜、３１・・・エミッタコンタ
クト電極、３２−・・ベースコンタクト電極、３３・・
・コレクタ電極。 第１図 ｆｓ２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 　段差のある基板の全面に反応性イオンエッチング法で
   エッチング可能な電極を堆積する工程と、該電極の全面
   に絶縁膜を堆積する工程と、該絶縁膜の全面に少なくと
   も凸部が凹部よりも膜厚が薄くなるように全面に膜を被
   覆する工程と、該膜を表面からエッチングし凸部のみの
   該絶縁膜を露出する工程と、該露出した凸部の絶縁膜の
   みを反応性イオンエッチング法により除去し凸部の電極
   のみを露出する工程と、該露出した凸部の電極のみを反
   応性イオンエッチング法により除去する工程を備え、こ
   れにより凹部のみに自己整合的に電極を形成することを
   特徴とする電極の製造方法。