JPH04196540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04196540A JPH04196540A JP32845390A JP32845390A JPH04196540A JP H04196540 A JPH04196540 A JP H04196540A JP 32845390 A JP32845390 A JP 32845390A JP 32845390 A JP32845390 A JP 32845390A JP H04196540 A JPH04196540 A JP H04196540A
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- pattern
- dummy pattern
- recess groove
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２段構造のリセス溝を１段目と２段目が自
己整合的に、かつ微小な距離で形成される半導体装置の
製造方法に関するものである。
己整合的に、かつ微小な距離で形成される半導体装置の
製造方法に関するものである。
第２図（ａ＞〜（Ｃ）は従来のこの種の半導体装置の製
造方法を示す図であり、第２図において、１ａは半導体
基板、１ｂはこの半導体基板１ａ上に形成された動作層
、１ｃは前記半導体基板１ａ上に形成された１段目のリ
セス溝、１ｄはこの１段目のリセス溝１０内に形成され
た２段目のりセス溝、２はソース、ドレイン電極、３は
前記１段目のリセス溝１ｃの形成時にマスクとなる第１
のレジストパターン、４は前記２段目のリセス溝１ｄな
らびにゲート電極形成時のマスクとなる第２のし・シス
トパターン、５はゲート電極である。
造方法を示す図であり、第２図において、１ａは半導体
基板、１ｂはこの半導体基板１ａ上に形成された動作層
、１ｃは前記半導体基板１ａ上に形成された１段目のリ
セス溝、１ｄはこの１段目のリセス溝１０内に形成され
た２段目のりセス溝、２はソース、ドレイン電極、３は
前記１段目のリセス溝１ｃの形成時にマスクとなる第１
のレジストパターン、４は前記２段目のリセス溝１ｄな
らびにゲート電極形成時のマスクとなる第２のし・シス
トパターン、５はゲート電極である。
次に、製造方法について説明する。
動作層１ｂならびにソース・ドレイン電極２が形成され
た半導体基板１ａ上に第１のレジストパターン３を形成
した後、第１のリセス溝１ｃを形成する（第２図（ａ）
）。次いで、ゲーＩ・電極形成用の第２のレジストパタ
ーン４を形成した後、第２のリセス溝１ｄを形成し、第
２図（ｂ）のようなバター７を得る。次いで、Ｔｉ／Ｍ
ｏ／Ａｕの積層金属等のゲー）・金属を全面に蒸着した
後、リフトオフし、ゲーＩ−電極５を形成し、第２図（
ｃ）のようなパターンを形成する。
た半導体基板１ａ上に第１のレジストパターン３を形成
した後、第１のリセス溝１ｃを形成する（第２図（ａ）
）。次いで、ゲーＩ・電極形成用の第２のレジストパタ
ーン４を形成した後、第２のリセス溝１ｄを形成し、第
２図（ｂ）のようなバター７を得る。次いで、Ｔｉ／Ｍ
ｏ／Ａｕの積層金属等のゲー）・金属を全面に蒸着した
後、リフトオフし、ゲーＩ−電極５を形成し、第２図（
ｃ）のようなパターンを形成する。
従来の半導体装置の製造方法は、以上のように構成され
ているので、第１のりセス溝１Ｃと第２のリセス溝１ｄ
に位置ずれが発生し易く、また、位置合わせ余裕をとる
必要があるため、第１のリセス溝１Ｃと第２のリセス溝
１ｄの距離を微小にすることが困難であった。さらに、
ゲート電極５の開ロバターン形成時に第１のリセス溝１
Ｃが存在しているため、段差の影響によりレジスＩ・厚
の均一性が劣化し、高精度なパターン形成ができないな
どの問題点があった。
ているので、第１のりセス溝１Ｃと第２のリセス溝１ｄ
に位置ずれが発生し易く、また、位置合わせ余裕をとる
必要があるため、第１のリセス溝１Ｃと第２のリセス溝
１ｄの距離を微小にすることが困難であった。さらに、
ゲート電極５の開ロバターン形成時に第１のリセス溝１
Ｃが存在しているため、段差の影響によりレジスＩ・厚
の均一性が劣化し、高精度なパターン形成ができないな
どの問題点があった。
この発明は、上記のような問題点を解消するなめになさ
れたもので、第１のリセス溝の中心に自己整合的に第２
のリセス溝が形成でき、かつ第１のりセス溝を第２のリ
セス溝の距離を微小にすることが可能な半導体装置の製
造方法を得ることを目的とする。
れたもので、第１のリセス溝の中心に自己整合的に第２
のリセス溝が形成でき、かつ第１のりセス溝を第２のリ
セス溝の距離を微小にすることが可能な半導体装置の製
造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、あらかじめゲ
ート電極領域にダミーパターンを設け、さらにそのダミ
ーパターノにサイドウオールを形成するとともに、シ・
ンストを塗布して平坦化しダミーパターノの頭部のみを
露出し、ダミーパターノーのみを除去した後、第１のリ
セス溝を形成し、さらにサイドウオールを除去した後、
第２のリセス溝を形成し、その後、ゲート電極を形成す
るものである。
ート電極領域にダミーパターンを設け、さらにそのダミ
ーパターノにサイドウオールを形成するとともに、シ・
ンストを塗布して平坦化しダミーパターノの頭部のみを
露出し、ダミーパターノーのみを除去した後、第１のリ
セス溝を形成し、さらにサイドウオールを除去した後、
第２のリセス溝を形成し、その後、ゲート電極を形成す
るものである。
この発明における半導体装置の製造方法は、ダミーパタ
ーンならびにサイドウオールを用い、ダミーパターンを
除去することによって第１のりセス溝を形成し、サイド
ウオールを除去することによって第２のリセス溝を形成
した後、ゲート電極を形成することから、ゲート電極お
よび第１のリセス溝に対し第２のリセス溝が自己整合的
に、かつ微小距離で形成できる。
ーンならびにサイドウオールを用い、ダミーパターンを
除去することによって第１のりセス溝を形成し、サイド
ウオールを除去することによって第２のリセス溝を形成
した後、ゲート電極を形成することから、ゲート電極お
よび第１のリセス溝に対し第２のリセス溝が自己整合的
に、かつ微小距離で形成できる。
（実施例〕
以下、この発明の一実施例を第１図についテ説明する。
第１図において、第２図と同一符号は同一構成部分を示
し、６は前記動作層１ｂ上のデーｌ−電極形成領域に形
成されたダミーパターノ、７はこのダミーパターシロの
側壁に形成されるサイドウす一ル、８は前記ダミーパタ
ーノロの頭部露出に用いるレジストである。
し、６は前記動作層１ｂ上のデーｌ−電極形成領域に形
成されたダミーパターノ、７はこのダミーパターシロの
側壁に形成されるサイドウす一ル、８は前記ダミーパタ
ーノロの頭部露出に用いるレジストである。
次に、製造工程について説明する。
まず、第１図（ａ）に示すように、半導体基板１ａ上に
イオン注入エピタキシャル成長等により動作層１ｂを形
成した後、この動作層１ｂ上のゲート電極形成領域にＡ
Ｉ等の後工程で選択除去可能な材料でダミーパターン６
を形成する。次に、前面に５ｉＯＮ、ＳｉＯ２等を堆積
ｔ、り後、ＲＩＥ等により不要部分を除去し、第１図（
ｂ）に示すようなダミーパターン６の側壁にサイドウオ
ール７を形成する。次に、ＡｕＧｅ／Ｎｉ／Ａｕ等でソ
ース２ ドレイン電極２を形成し、第１図（Ｃ）のよう
なバター、を形成する９次に、しジス）・８を全面に塗
布した後、エッチバック等によりダミーパターン６の頭
部を露出し、第１図（ｄ）に示すようなパターンを形成
する。次に、ＨＣＩ等に浸漬しダミーパターン６を除去
した後、酒石酸等に浸漬し第２のリセス溝１ｄを形成し
、第１図（ｅ）のようなパターンを得る。さらに、ＨＦ
Ｉｔ″に浸漬しサイドウオール７を除去した後、もう−
度酒石酸等に浸漬し第１のリセス溝１ｃを形成し、第１
図（ｆ）のようなパターンを形成する。このとき、あら
かじめ形成されている第２のリセス溝１ｄも同時に追加
エツチングされ、リセス溝は２段となる。次に、レジス
トパターン８をマスクにＴｉ７Ｍ ｏ ／ Ａ ｕの積
層金属等を全面に堆積した後、アセトン等によりレジス
ト８を除去すると同時にリフトオフ法によ轢不要部の金
属を除去し、第１図（ｇ）のようなゲート電極５のパタ
ーンを形成する。
イオン注入エピタキシャル成長等により動作層１ｂを形
成した後、この動作層１ｂ上のゲート電極形成領域にＡ
Ｉ等の後工程で選択除去可能な材料でダミーパターン６
を形成する。次に、前面に５ｉＯＮ、ＳｉＯ２等を堆積
ｔ、り後、ＲＩＥ等により不要部分を除去し、第１図（
ｂ）に示すようなダミーパターン６の側壁にサイドウオ
ール７を形成する。次に、ＡｕＧｅ／Ｎｉ／Ａｕ等でソ
ース２ ドレイン電極２を形成し、第１図（Ｃ）のよう
なバター、を形成する９次に、しジス）・８を全面に塗
布した後、エッチバック等によりダミーパターン６の頭
部を露出し、第１図（ｄ）に示すようなパターンを形成
する。次に、ＨＣＩ等に浸漬しダミーパターン６を除去
した後、酒石酸等に浸漬し第２のリセス溝１ｄを形成し
、第１図（ｅ）のようなパターンを得る。さらに、ＨＦ
Ｉｔ″に浸漬しサイドウオール７を除去した後、もう−
度酒石酸等に浸漬し第１のリセス溝１ｃを形成し、第１
図（ｆ）のようなパターンを形成する。このとき、あら
かじめ形成されている第２のリセス溝１ｄも同時に追加
エツチングされ、リセス溝は２段となる。次に、レジス
トパターン８をマスクにＴｉ７Ｍ ｏ ／ Ａ ｕの積
層金属等を全面に堆積した後、アセトン等によりレジス
ト８を除去すると同時にリフトオフ法によ轢不要部の金
属を除去し、第１図（ｇ）のようなゲート電極５のパタ
ーンを形成する。
なお、第１図（ｂ）のサイドウオール７の厚みは全面に
堆積する絶縁膜の厚みに依存し、その均−性はつエバ面
内で±３％以下である。例えば、厚み２０００＾のサイ
ドウオール７を形成する場合、全面に２０００＾の厚み
の絶縁膜を堆積し、全面をＲＩＥすることによりＲＩＥ
時の面内ばらつきを考慮しても２０００大±５％の厚み
のサイドウオール７が形成できろ。
堆積する絶縁膜の厚みに依存し、その均−性はつエバ面
内で±３％以下である。例えば、厚み２０００＾のサイ
ドウオール７を形成する場合、全面に２０００＾の厚み
の絶縁膜を堆積し、全面をＲＩＥすることによりＲＩＥ
時の面内ばらつきを考慮しても２０００大±５％の厚み
のサイドウオール７が形成できろ。
以上説明したように、この発明は、ゲート電極形成領域
に選択除去可能な材料てダミーパターンを形成する工程
、ダミーパターンにサイドウオールを形成する工程、ソ
ース、ドレイン電極を形成した後、レジストを塗布し平
坦化してダミーパターンの頭部を露出する工程、レンス
１−をマスクにサイドウオールを残しダミーパターンを
除去した後、第１のりセス溝を形成する工程、サイドウ
オールを除去し、第２のリセス溝を形成する工程。
に選択除去可能な材料てダミーパターンを形成する工程
、ダミーパターンにサイドウオールを形成する工程、ソ
ース、ドレイン電極を形成した後、レジストを塗布し平
坦化してダミーパターンの頭部を露出する工程、レンス
１−をマスクにサイドウオールを残しダミーパターンを
除去した後、第１のりセス溝を形成する工程、サイドウ
オールを除去し、第２のリセス溝を形成する工程。
サイドウオールが除去されたし・シストをマスクにゲー
ト電極を蒸着・リフトオフにより形成する工程を含むの
で、デー１−ソース間の抵抗が小さく、また、特性の安
定な半導体装置が得られる効果がある。
ト電極を蒸着・リフトオフにより形成する工程を含むの
で、デー１−ソース間の抵抗が小さく、また、特性の安
定な半導体装置が得られる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来のこの種の半導体装
置の製造方法を示す工程断面図である。 図において、１ａは半導体基板、１ｂは動作層、１ｃは
第１のリセス溝、１ｄは第２のりセス溝、２はソース・
ドレイン電極、５はデー１−電極、６はダミーパターン
、７はサイドウオール、８はレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
法を示す工程断面図、第２図は従来のこの種の半導体装
置の製造方法を示す工程断面図である。 図において、１ａは半導体基板、１ｂは動作層、１ｃは
第１のリセス溝、１ｄは第２のりセス溝、２はソース・
ドレイン電極、５はデー１−電極、６はダミーパターン
、７はサイドウオール、８はレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
Claims (1)
- ゲート電極形成領域に選択除去可能な材料でダミーパタ
ーンを形成する工程、前記ダミーパターンにサイドウォ
ールを形成する工程、ソース、ドレイン電極を形成した
後、レジストを塗布し平坦化して前記ダミーパターンの
頭部を露出する工程、前記レジストをマスクにサイドウ
ォールを残しダミーパターンを除去した後、第１のリセ
ス溝を形成する工程、前記サイドウォールを除去し、第
２のリセス溝を形成する工程、前記サイドウォールが除
去されたレジストをマスクにゲート電極を蒸着・リフト
オフにより形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32845390A JPH04196540A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32845390A JPH04196540A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196540A true JPH04196540A (ja) | 1992-07-16 |
Family
ID=18210443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32845390A Pending JPH04196540A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594978A3 (en) * | 1992-10-26 | 1995-02-01 | Mitsubishi Electric Corp | Method for producing a field effect transistor. |
| KR100392165B1 (ko) * | 2000-03-31 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치와 그 제조 방법 |
-
1990
- 1990-11-28 JP JP32845390A patent/JPH04196540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594978A3 (en) * | 1992-10-26 | 1995-02-01 | Mitsubishi Electric Corp | Method for producing a field effect transistor. |
| KR100392165B1 (ko) * | 2000-03-31 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치와 그 제조 방법 |
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