JPH0454510Y2 - - Google Patents
Info
- Publication number
- JPH0454510Y2 JPH0454510Y2 JP1986173550U JP17355086U JPH0454510Y2 JP H0454510 Y2 JPH0454510 Y2 JP H0454510Y2 JP 1986173550 U JP1986173550 U JP 1986173550U JP 17355086 U JP17355086 U JP 17355086U JP H0454510 Y2 JPH0454510 Y2 JP H0454510Y2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- data bus
- signal line
- buffer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、マイクロコンピユータを用いた信号
伝送回路に係り、特にそのデータバスに使用され
るプルアツプ回路の低消費電力化の改良に関す
る。
伝送回路に係り、特にそのデータバスに使用され
るプルアツプ回路の低消費電力化の改良に関す
る。
＜従来の技術＞
第３図に従来の信号伝送回路の構成を示す。
CPUは中央信号処理装置、ROMはリードオンリ
ーメモリ、RAMはランダムアクセスメモリであ
る。これらの中央信号処理装置CPU、リードオ
ンリーメモリROM、ランダムアクセスメモリ
RAM相互間は複数のデータバスBUS（ｎ）でそ
れぞれ接続されている。各データバスBUS（ｎ）
にはプルアツプ抵抗RN（ｎ）を介して電源電圧
VCが印加されている。
CPUは中央信号処理装置、ROMはリードオンリ
ーメモリ、RAMはランダムアクセスメモリであ
る。これらの中央信号処理装置CPU、リードオ
ンリーメモリROM、ランダムアクセスメモリ
RAM相互間は複数のデータバスBUS（ｎ）でそ
れぞれ接続されている。各データバスBUS（ｎ）
にはプルアツプ抵抗RN（ｎ）を介して電源電圧
VCが印加されている。
信号は、中央信号処理装置CPUの制御の基に
複数の信号源が時分割的に切り替えられて各デー
タバスBUS（ｎ）を介してリードオンリーメモリ
ROM或いはランダムアクセスメモリRAMに伝
送される。この場合に、プルアツプ抵抗RN（ｎ）
は信号ハイレベルの値を所定の電位に保持するた
めに使用される。
複数の信号源が時分割的に切り替えられて各デー
タバスBUS（ｎ）を介してリードオンリーメモリ
ROM或いはランダムアクセスメモリRAMに伝
送される。この場合に、プルアツプ抵抗RN（ｎ）
は信号ハイレベルの値を所定の電位に保持するた
めに使用される。
＜考案が解決しようとする問題点＞
しかしながら、プルアツプ抵抗RN（ｎ）は通
常10〜20KΩを用いるが、データバスBUS（ｎ）
上の信号レベルがローのあいだ常にこの抵抗を電
流が流れるので、８ビツトマイクロコンピユータ
の場合0.5〜1.0mAの電流を消費することとなる。
常10〜20KΩを用いるが、データバスBUS（ｎ）
上の信号レベルがローのあいだ常にこの抵抗を電
流が流れるので、８ビツトマイクロコンピユータ
の場合0.5〜1.0mAの電流を消費することとなる。
したがつて、例えば、外部から２本の電線を介
して電流の供給をうけ、この電流だけで差圧など
を電流に変換する信号変換器の電源をまかなうと
共に先の２線を介して外部電源側に逆伝送するい
わゆる２線式信号伝送器などでは消費電力に制限
があるので、この様な電流の消費マイクロコンピ
ユータ化の傷害になるという問題がある。
して電流の供給をうけ、この電流だけで差圧など
を電流に変換する信号変換器の電源をまかなうと
共に先の２線を介して外部電源側に逆伝送するい
わゆる２線式信号伝送器などでは消費電力に制限
があるので、この様な電流の消費マイクロコンピ
ユータ化の傷害になるという問題がある。
＜問題点を解決するための手段＞
この考案は、以上の問題点を解決するために、
１本の信号線に複数のトライステート素子で構成
された信号源と受信部とが互いに並列に接続され
たバス方式の信号伝送回路において、この信号線
にバツフアゲートの入力端が接続されその出力端
から抵抗を介して前記信号線に再接続されるよう
にしたものである。
１本の信号線に複数のトライステート素子で構成
された信号源と受信部とが互いに並列に接続され
たバス方式の信号伝送回路において、この信号線
にバツフアゲートの入力端が接続されその出力端
から抵抗を介して前記信号線に再接続されるよう
にしたものである。
＜実施例＞
以下、本考案の実施例について図面に基づき説
明する。
明する。
第１図は本考案の１実施例を示すブロツク図で
ある。
ある。
マイクロコンピユータCPUのデータバスBUS
（ｎ）にCMOS型のバツフアゲートG1の入力端を
接続しその出力端を抵抗R1を介して同一のデー
タバスBUS（ｎ）に接続する。この様なバツフア
ゲートGnと抵抗Rnとの直列回路を各データバス
BUS（ｎ）に接続する。データバスに接続される
各構成要素（CPU，RAM，ROM）の素子はト
ライステータ素子で構成されており、これらは中
央信号処理装置CPUで時分割的に切り替えられ
て各データバスBUS（ｎ）に接続される。また、
抵抗Rnは10〜20KΩの程度の値が選定される。
（ｎ）にCMOS型のバツフアゲートG1の入力端を
接続しその出力端を抵抗R1を介して同一のデー
タバスBUS（ｎ）に接続する。この様なバツフア
ゲートGnと抵抗Rnとの直列回路を各データバス
BUS（ｎ）に接続する。データバスに接続される
各構成要素（CPU，RAM，ROM）の素子はト
ライステータ素子で構成されており、これらは中
央信号処理装置CPUで時分割的に切り替えられ
て各データバスBUS（ｎ）に接続される。また、
抵抗Rnは10〜20KΩの程度の値が選定される。
次に、第２図に示す波形図を用いて第１図に示
すこの実施例の動作を説明する。
すこの実施例の動作を説明する。
まず、データバスBUS（ｎ）に接続されている
各素子が信号を送出していない状態では周辺の素
子はハイインピーダンスの状態（第２図イ）であ
り、バツフアゲートG1〜Gnの入出力は直前のサ
イクルで電圧レベルに保持される。
各素子が信号を送出していない状態では周辺の素
子はハイインピーダンスの状態（第２図イ）であ
り、バツフアゲートG1〜Gnの入出力は直前のサ
イクルで電圧レベルに保持される。
周辺の素子がアクテイブ（出力状態）になると
データバスBUS（ｎ）の電圧が変化（第２図ロ）
し、バツフアゲートの出力−抵抗−各素子のルー
プで電流（第２図ハ）が流れる。そして、データ
バスBUS（ｎ）の電圧がバツフアゲートのスレツ
シユホールド電圧を越えるとバツフアゲートG1
〜Gnの出力が変化しデータバスBUS（ｎ）の電
圧レベルと同一の電圧レベルになり抵抗R1〜Rn
を流れる電流がなくなる（第２図ハ）。その後、
周辺素子がハイインビーダンスになつても、バツ
フアゲートG1〜GnによつてデータバスBUS（ｎ）
の電位が保持される。
データバスBUS（ｎ）の電圧が変化（第２図ロ）
し、バツフアゲートの出力−抵抗−各素子のルー
プで電流（第２図ハ）が流れる。そして、データ
バスBUS（ｎ）の電圧がバツフアゲートのスレツ
シユホールド電圧を越えるとバツフアゲートG1
〜Gnの出力が変化しデータバスBUS（ｎ）の電
圧レベルと同一の電圧レベルになり抵抗R1〜Rn
を流れる電流がなくなる（第２図ハ）。その後、
周辺素子がハイインビーダンスになつても、バツ
フアゲートG1〜GnによつてデータバスBUS（ｎ）
の電位が保持される。
以上の如くして、抵抗R1〜Rnにはデータバス
BUS（ｎ）の電位が変化するときだけ電流が流れ
る（第２図ハ）ので、電力消費が大幅に低減され
る。
BUS（ｎ）の電位が変化するときだけ電流が流れ
る（第２図ハ）ので、電力消費が大幅に低減され
る。
＜考案の効果＞
以上、実施例と共に具体的に説明したように本
考案によれば、下記の〜に記載いするような
各種の効果がある。
考案によれば、下記の〜に記載いするような
各種の効果がある。
信号ラインの論理レベルが変化する時だけ電
流が流れるので所定の論理レベルを維持するた
めにほとんど電流を消費せず、特に２線式信号
伝送器のように低消費電力で動作する機器に対
するマイクロコンピユータ化が容易となる。
流が流れるので所定の論理レベルを維持するた
めにほとんど電流を消費せず、特に２線式信号
伝送器のように低消費電力で動作する機器に対
するマイクロコンピユータ化が容易となる。
バツフアゲートを用いる構成なので論理レベ
ルの変化に対して正帰還がかかりスイツチング
のスピードが速くなる。
ルの変化に対して正帰還がかかりスイツチング
のスピードが速くなる。
バツフアゲートの持つホールド機能によりデ
ータバスの電位が確実にゼロボルトと電源電圧
に保たれるので、線間の容量結合による信号の
乱れに強くなる。
ータバスの電位が確実にゼロボルトと電源電圧
に保たれるので、線間の容量結合による信号の
乱れに強くなる。
バツフアゲートがラツチとして機能するの
で、リード／ライト時のホールドタイムが確保
され、ホールドタイムの長い周辺素子とのイン
ターフエイスが容易になる。
で、リード／ライト時のホールドタイムが確保
され、ホールドタイムの長い周辺素子とのイン
ターフエイスが容易になる。
第１図は本考案の１実施例を示すブロツク図、
第２図は第１図に示す実施例の動作を説明する波
形図、第３図は従来の信号伝送回路の構成を示す
ブロツク図である。 CPU……中央信号処理装置、ROM……リード
オンリーメモリ、RAM……ランダムアクセスメ
モリ、BUS（ｎ）……データバス、VC……電源
電圧、RNn……プルアツプ抵抗、G1〜Gn……バ
ツフアゲート。
第２図は第１図に示す実施例の動作を説明する波
形図、第３図は従来の信号伝送回路の構成を示す
ブロツク図である。 CPU……中央信号処理装置、ROM……リード
オンリーメモリ、RAM……ランダムアクセスメ
モリ、BUS（ｎ）……データバス、VC……電源
電圧、RNn……プルアツプ抵抗、G1〜Gn……バ
ツフアゲート。
Claims (1)
- １本の信号線に複数のトライステート素子で構
成された信号源と受信部とが互いに並列に接続さ
れたバス方式の信号伝送回路において、前記信号
線にバツフアゲートの入力端が接続されその出力
端から抵抗を介して前記信号線に再接続されたこ
とを特徴とする信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173550U JPH0454510Y2 (ja) | 1986-11-12 | 1986-11-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173550U JPH0454510Y2 (ja) | 1986-11-12 | 1986-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380651U JPS6380651U (ja) | 1988-05-27 |
| JPH0454510Y2 true JPH0454510Y2 (ja) | 1992-12-21 |
Family
ID=31111114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986173550U Expired JPH0454510Y2 (ja) | 1986-11-12 | 1986-11-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454510Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61334U (ja) * | 1984-06-05 | 1986-01-06 | 株式会社明電舎 | トライステ−トゲ−ト素子チツプ |
-
1986
- 1986-11-12 JP JP1986173550U patent/JPH0454510Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380651U (ja) | 1988-05-27 |
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