JPH0454575A - 並列計算機 - Google Patents
並列計算機Info
- Publication number
- JPH0454575A JPH0454575A JP2163294A JP16329490A JPH0454575A JP H0454575 A JPH0454575 A JP H0454575A JP 2163294 A JP2163294 A JP 2163294A JP 16329490 A JP16329490 A JP 16329490A JP H0454575 A JPH0454575 A JP H0454575A
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- JP
- Japan
- Prior art keywords
- memory
- processing
- data
- calculation
- grating
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単一命令を並列処理する単一命令型の並列計算
機に関し、特に複数のメモリを演算装置から直接参照す
る並列計算機に関する。
機に関し、特に複数のメモリを演算装置から直接参照す
る並列計算機に関する。
単一命令型の並列計算機は画像処理装置等の大量のデー
タを単純な演算の繰返しにより処理する装置に用いられ
、並列処理により大量データの高速演算が可能になって
いる。
タを単純な演算の繰返しにより処理する装置に用いられ
、並列処理により大量データの高速演算が可能になって
いる。
第４図は単一命令型の並列計算機の一般的な構成を示す
模式的ブロック図であり、制御装置２０に複数の演算部
Ｐ、Ｐ・・・及びメモリＭ、Ｍ・・・が並列接続されて
いる。制御装置２０は命令及びアドレスの生成を行い、
各演算部Ｐ、Ｐ・・・に同一の命令を与えると共に、そ
の命令の実行に用いる同一のアドレスをメモリＭ、Ｍ・
・・に与える。
模式的ブロック図であり、制御装置２０に複数の演算部
Ｐ、Ｐ・・・及びメモリＭ、Ｍ・・・が並列接続されて
いる。制御装置２０は命令及びアドレスの生成を行い、
各演算部Ｐ、Ｐ・・・に同一の命令を与えると共に、そ
の命令の実行に用いる同一のアドレスをメモリＭ、Ｍ・
・・に与える。
従来の単一命令型の並列計算機の演算部ＰとメモＩＪ
Ｍとの接続構造の一例は第５図に示す如くであり、演算
部Ｐ、 Ｐ・・・は格子状に配置され、夫々の演算部
Ｐ、Ｐ・・・は自身に専用のメモリＭ、Ｍ・・・を有し
ている。また演算部Ｐ、Ｐ・・・の構成は第６図に示す
如く、命令を実行する演算器１０と他の演算部Ｐ、Ｐ・
・・との通信制御を司る通信器１１により構成される。
Ｍとの接続構造の一例は第５図に示す如くであり、演算
部Ｐ、 Ｐ・・・は格子状に配置され、夫々の演算部
Ｐ、Ｐ・・・は自身に専用のメモリＭ、Ｍ・・・を有し
ている。また演算部Ｐ、Ｐ・・・の構成は第６図に示す
如く、命令を実行する演算器１０と他の演算部Ｐ、Ｐ・
・・との通信制御を司る通信器１１により構成される。
並列計算機においては、処理の高速化が重要な課題であ
り、そのためにはデータの処理ステップを減少させるこ
とが必要となる。前述の如く構成された従来の単一命令
型の並列計算機においては、１つの演算部につき夫々専
用のメモリのみの参照に制限されているので、各演算部
が他の演算部のメモリを直接参照できず、それを参照す
る場合、そのメモリを通信によって間接的に参照してい
−た。
り、そのためにはデータの処理ステップを減少させるこ
とが必要となる。前述の如く構成された従来の単一命令
型の並列計算機においては、１つの演算部につき夫々専
用のメモリのみの参照に制限されているので、各演算部
が他の演算部のメモリを直接参照できず、それを参照す
る場合、そのメモリを通信によって間接的に参照してい
−た。
即ちそのメモリを有する演算部及びその演算部との間に
ある演算部と通信を行い、それらを介してメモリを参照
していた。例えば画像処理に良く用いられる格子４近傍
の総和演算を行う場合、各演算部は４近傍の画素に対応
する４つの演算部と通信し、それらのメモリに格納され
た４つの近傍の値を得ていた。従って参照のために多く
の処理ステップが必要となり、処理時間が長くなるとい
う問題があった。
ある演算部と通信を行い、それらを介してメモリを参照
していた。例えば画像処理に良く用いられる格子４近傍
の総和演算を行う場合、各演算部は４近傍の画素に対応
する４つの演算部と通信し、それらのメモリに格納され
た４つの近傍の値を得ていた。従って参照のために多く
の処理ステップが必要となり、処理時間が長くなるとい
う問題があった。
本発明は斯かる事情に鑑みなされたものであり、メモリ
を各演算部から分離し複数の演算部の中間に配置し、そ
れらを直接参照できるようにすることにより、直接参照
できるメモリを多くし、処理ステップを減少し、処理時
間を短縮できる単一命令型の並列計算機を提供すること
を目的にする。
を各演算部から分離し複数の演算部の中間に配置し、そ
れらを直接参照できるようにすることにより、直接参照
できるメモリを多くし、処理ステップを減少し、処理時
間を短縮できる単一命令型の並列計算機を提供すること
を目的にする。
本発明に係る並列計算機は、単一命令を並列的に処理す
る並列計算機において、前記単一命令を実行する複数の
演算手段と、各演算手段から直接参照される複数のメモ
リ手段とを備え、各メモリ手段は複数の演算手段から直
接参照されるべくなしてあることを特徴とする。
る並列計算機において、前記単一命令を実行する複数の
演算手段と、各演算手段から直接参照される複数のメモ
リ手段とを備え、各メモリ手段は複数の演算手段から直
接参照されるべくなしてあることを特徴とする。
本発明においては演算手段が単一命令を実行する場合、
複数の演算手段が複数のメモリ手段から１つを参照し、
そこからデータを取り出し、それに並列的に処理を施し
、処理後の結果をいずれかのメモリ手段に格納する。例
えば画像処理において格子４近傍の総和を求める場合は
、メモリ手段を格子状に配列し、格子の対角線の交点に
演算手段を配置する構造とし、画像データをメモリ手段
に画素に対応して格納し、４近傍のメモリ手段に格納さ
れたデータをその近傍の演算手段が順次参照して加算し
、総和を求めることができる。従って複数のメモリ手段
を直接参照するだけで処理が行えるので処理の高速化を
図ることができる。
複数の演算手段が複数のメモリ手段から１つを参照し、
そこからデータを取り出し、それに並列的に処理を施し
、処理後の結果をいずれかのメモリ手段に格納する。例
えば画像処理において格子４近傍の総和を求める場合は
、メモリ手段を格子状に配列し、格子の対角線の交点に
演算手段を配置する構造とし、画像データをメモリ手段
に画素に対応して格納し、４近傍のメモリ手段に格納さ
れたデータをその近傍の演算手段が順次参照して加算し
、総和を求めることができる。従って複数のメモリ手段
を直接参照するだけで処理が行えるので処理の高速化を
図ることができる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る並列計算機の構成を示すブロック
図、第２図は演算部の構成を示すブロック図である。図
においてＰは演算手段たる演算部であり、該演算部Ｐは
第２図に示す如く、図示しない単一の制御装置から与え
られた単一命令を実行する演算器１０、他の演算部Ｐと
通信するための通信器１１、参照するメモリを選択する
セレクタ１３及びセレクタ１３への指示を与える選択信
号を出力する２ビツトの方向フラグレジスタ１２を備え
ている。各演算部Ｐは夫々双方向に通信可能な４本の通
信路が接続されており、セレクタ１３により通信路を切
換えるようにしている。演算部Ｐ、 Ｐ・・・は格子
状に配列され、格子の対角線の交点にはメモＩＪＭ、Ｍ
・・・が配置されている。各メモリＭには夫々双方向に
通信可能な４本の通信路が接続されており、各演算部Ｐ
とメモリＭとは前記対角線の方向に沿って夫々の４近傍
が相互に接続されている。
図、第２図は演算部の構成を示すブロック図である。図
においてＰは演算手段たる演算部であり、該演算部Ｐは
第２図に示す如く、図示しない単一の制御装置から与え
られた単一命令を実行する演算器１０、他の演算部Ｐと
通信するための通信器１１、参照するメモリを選択する
セレクタ１３及びセレクタ１３への指示を与える選択信
号を出力する２ビツトの方向フラグレジスタ１２を備え
ている。各演算部Ｐは夫々双方向に通信可能な４本の通
信路が接続されており、セレクタ１３により通信路を切
換えるようにしている。演算部Ｐ、 Ｐ・・・は格子
状に配列され、格子の対角線の交点にはメモＩＪＭ、Ｍ
・・・が配置されている。各メモリＭには夫々双方向に
通信可能な４本の通信路が接続されており、各演算部Ｐ
とメモリＭとは前記対角線の方向に沿って夫々の４近傍
が相互に接続されている。
またセレクタ１３は通常は単一の制御装置からの信号に
より通信路を選択し、すべての演算部Ｐ。
より通信路を選択し、すべての演算部Ｐ。
Ｐ・・・において同一方向の近傍のメモリＭ、Ｍ・・・
を参照する。一方各演算部Ｐが夫々異なる方向のメモリ
Ｍ、Ｍ・・・を参照する場合は、演算器１０は方向フラ
グレジスタ１２に選択すべきメモリＭ、Ｍ・・・の対角
線の方向の値（例えば右上を“ＯＯ”、右下を“０１′
″、左上を“１０”、左下を“１１″）をセットし、そ
の値に基づきセレクタは通信路を選択する。
を参照する。一方各演算部Ｐが夫々異なる方向のメモリ
Ｍ、Ｍ・・・を参照する場合は、演算器１０は方向フラ
グレジスタ１２に選択すべきメモリＭ、Ｍ・・・の対角
線の方向の値（例えば右上を“ＯＯ”、右下を“０１′
″、左上を“１０”、左下を“１１″）をセットし、そ
の値に基づきセレクタは通信路を選択する。
次に本発明の並列計算機の動作を格子４近傍の総和を求
める場合を例に説明する。第３図は総和の演算手順を説
明する図であり、ステップＳｌ、Ｓ２゜Ｓ３の３ステツ
プで４近傍の総和が求められる。
める場合を例に説明する。第３図は総和の演算手順を説
明する図であり、ステップＳｌ、Ｓ２゜Ｓ３の３ステツ
プで４近傍の総和が求められる。
ステップＳ１では演算部Ｐはその右上のメモリＭに格納
された値Ｖ ＋ （又は■。）と左下のメモリＭに格納
された値Ｖ ２ （又はＶ３）との加算を行い、その結
果Ｖ＋＋Ｖｚ（又は■。＋Ｖ３）を夫々の左下のメモリ
Ｍに格納する。次のステップＳ２で左上のメモリＭ及び
右下のメモリＭに格納されたＶ、＋Ｖ２とＶ。＋Ｖ、と
をその間にある演算部Ｐで加算し、その加算結果（Ｖ、
十Ｖ２＋Ｖ。＋Ｖ３）を右下のメモリＭに格納する。
された値Ｖ ＋ （又は■。）と左下のメモリＭに格納
された値Ｖ ２ （又はＶ３）との加算を行い、その結
果Ｖ＋＋Ｖｚ（又は■。＋Ｖ３）を夫々の左下のメモリ
Ｍに格納する。次のステップＳ２で左上のメモリＭ及び
右下のメモリＭに格納されたＶ、＋Ｖ２とＶ。＋Ｖ、と
をその間にある演算部Ｐで加算し、その加算結果（Ｖ、
十Ｖ２＋Ｖ。＋Ｖ３）を右下のメモリＭに格納する。
これが格子４近傍の総和であるが、これはちょうど１つ
上のメモリの格子４近傍の総和であるのでステップＳ３
で演算部Ｐは左下のメモリＭの値を読出し、左上のメモ
リＭに格納し直し、１つ上のメモリＭに総和を転送する
。
上のメモリの格子４近傍の総和であるのでステップＳ３
で演算部Ｐは左下のメモリＭの値を読出し、左上のメモ
リＭに格納し直し、１つ上のメモリＭに総和を転送する
。
以上のステップを全ての演算部Ｐ、Ｐ・・・について行
うことにより格子４近傍の総和が求められる。
うことにより格子４近傍の総和が求められる。
本発明の単一命令型の並列計算機は演算部に直結した近
傍のメモリ間で演算を行う場合、通信機能を用いず、直
接演算部がメモリ内のデータを参照して行う。従来の場
合、演算部に固有の局所的なメモリ以外のメモリの参照
は、その近傍の演算部がそのメモリを参照し、通信機能
によりデータを交換する必要があったが、本発明のもの
ではそのステップは必要ではない。従って上記した如く
格子４近傍の総和を本発明の並列計算機では３ステツプ
で求めることができるが、従来のものでは演算に用いる
オペランドの通信及び演算を１つのステ、７ブと数える
と、４ステツプ必要となる。
傍のメモリ間で演算を行う場合、通信機能を用いず、直
接演算部がメモリ内のデータを参照して行う。従来の場
合、演算部に固有の局所的なメモリ以外のメモリの参照
は、その近傍の演算部がそのメモリを参照し、通信機能
によりデータを交換する必要があったが、本発明のもの
ではそのステップは必要ではない。従って上記した如く
格子４近傍の総和を本発明の並列計算機では３ステツプ
で求めることができるが、従来のものでは演算に用いる
オペランドの通信及び演算を１つのステ、７ブと数える
と、４ステツプ必要となる。
また近傍間のデータ演算は通常顧度が高いので、本発明
の並列計算機の如く近傍間のメモリを直接参照できる場
合は、処理・が高速化する。また近傍間の演算では複数
のオペランドに対して演算を行うが、そのオペランドが
メモリ内にあり、そのメモリ間に演算部を配置すること
は演算に対して合理的な構成となっている。
の並列計算機の如く近傍間のメモリを直接参照できる場
合は、処理・が高速化する。また近傍間の演算では複数
のオペランドに対して演算を行うが、そのオペランドが
メモリ内にあり、そのメモリ間に演算部を配置すること
は演算に対して合理的な構成となっている。
更にこの構成に用いられるデータ線の複雑度は、近傍の
相互の通信網に用いられるデータ線の複雑度と同程度で
あり、近傍同士の演算部の相互通信はその間にあるメモ
リを介して行えるので、近傍間の通信網を省略すること
ができる。
相互の通信網に用いられるデータ線の複雑度と同程度で
あり、近傍同士の演算部の相互通信はその間にあるメモ
リを介して行えるので、近傍間の通信網を省略すること
ができる。
またセレクタによる通信路の選択を単一の制御装置から
の選択信号だけでなく、演算部内の方向フラグレジスタ
に値をセットすることにより可能にしたので、各演算部
が独立に異なるアドレスを参照することはできないが、
各演算部が独立に相対的に異なったメモリを参照でき、
実質的に異なるアドレスを参照するのと同様な効果を得
ることができる。
の選択信号だけでなく、演算部内の方向フラグレジスタ
に値をセットすることにより可能にしたので、各演算部
が独立に異なるアドレスを参照することはできないが、
各演算部が独立に相対的に異なったメモリを参照でき、
実質的に異なるアドレスを参照するのと同様な効果を得
ることができる。
なお、本実施例ではメモリ及び演算部を格子状に配列し
たが、本発明の配列はこれに限るものではなく、ｎ進水
、バタフライネットワーク及びパイパーキューブ等の平
面的、立体的な任意の配列を用いることができることは
言うまでもない。
たが、本発明の配列はこれに限るものではなく、ｎ進水
、バタフライネットワーク及びパイパーキューブ等の平
面的、立体的な任意の配列を用いることができることは
言うまでもない。
以上説明したとおり、本発明においては複数の演算手段
に直接参照できる複数のメモリ手段を配置すると共に、
そのメモリ手段を複数の演算手段から直接参照できるよ
うに構成したので、ハードウェア構成を複雑化すること
なく複数のオペランドによる単一命令の演算を通信に要
するステップを省略し、高速処理することができる等価
れた効果を奏する。
に直接参照できる複数のメモリ手段を配置すると共に、
そのメモリ手段を複数の演算手段から直接参照できるよ
うに構成したので、ハードウェア構成を複雑化すること
なく複数のオペランドによる単一命令の演算を通信に要
するステップを省略し、高速処理することができる等価
れた効果を奏する。
第１図は本発明に係る並列計算機の構成を示す模式的ブ
ロック図、第２図は演算部の構成を示すブロック図、第
３図は格子４近傍の総和の演算手順を説明する図、第４
図は単一命令型の並列計算機の一般的な構成を示す模式
的ブロック図、第５図は従来の単一命令型の並列計算機
の構成を示すブロック図、第６図は従来の演算部の構成
を示すブロック図である。 Ｐ・・・演算部 Ｍ・・・メモリ 特 許 出願人 住友金属工業株式会社代理人 弁理
士 河 野 登 夫第 図 ］２ 第 図 第 図 第 図 第 図
ロック図、第２図は演算部の構成を示すブロック図、第
３図は格子４近傍の総和の演算手順を説明する図、第４
図は単一命令型の並列計算機の一般的な構成を示す模式
的ブロック図、第５図は従来の単一命令型の並列計算機
の構成を示すブロック図、第６図は従来の演算部の構成
を示すブロック図である。 Ｐ・・・演算部 Ｍ・・・メモリ 特 許 出願人 住友金属工業株式会社代理人 弁理
士 河 野 登 夫第 図 ］２ 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、単一命令を並列的に処理する並列計算機において、 前記単一命令を実行する複数の演算手段と、各演算手段
から直接参照される複数のメモリ手段とを備え、 各メモリ手段は複数の演算手段から直接参照されるべく
なしてあることを特徴とする並列計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163294A JPH0454575A (ja) | 1990-06-21 | 1990-06-21 | 並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163294A JPH0454575A (ja) | 1990-06-21 | 1990-06-21 | 並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454575A true JPH0454575A (ja) | 1992-02-21 |
Family
ID=15771094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163294A Pending JPH0454575A (ja) | 1990-06-21 | 1990-06-21 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454575A (ja) |
-
1990
- 1990-06-21 JP JP2163294A patent/JPH0454575A/ja active Pending
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