JPH0454705A - フエーズドアレーアンテア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は１例えば９人工衛星に搭載し、軌道上にて任
意の方向にビーム形成を行うフェーズドアレーアンテナ
装置に関するものである。

［従来の技術］ フェーズドアレーアンテナは、サブアレーと呼ばれる複
数のアンテナ素子が構成する等位相面を所望の方向に対
して垂直平面とすることにより。

ビームを形成するアンテナである。機械操作のアンテナ
と比較して、ビームの切換を短時間でかっ高精度に実現
することができる。さらに、１つのアンテナ素子の系が
故障しても、残りのアンテナ素子でカバーできるため、
非常に高い信頼度が得られるアンテナである。

第２図は、従来のフェーズドアレーアンテナ装置の構成
図である。

図において、（１）は形成するビーム方向のデータであ
り、（２）は位相量算出回路である。上記位相量算出回
路（２）は計算機を含んでおり、あらかじめ入力されて
いるＮ個のアンテナ素子の位置及び使用する周波数と、
上記ビーム方向のデータ（１）を用いて、所望の方向へ
ビームを向けるための最適な位相量をＮ個のアンテナ素
子（２１，ｊ〜＋２１．１について９Ｍビットの精度で
計算し、Ｎ個のＭビット位相量（３１１〜（３Ｎ）を（
Ｎ×Ｍ）ビットのラッチ回路（１５）へ出力する。さら
に、上記位相量算出回路（２）は、ビーム方向のデータ
（１）を切り換えるタイミング信号（４）を、上記（Ｎ
×Ｍ）ビットのラッチ回路　（１５）へ出力し、上記ラ
ッチ回路（１５）は、上記タイミング信号（４）のタイ
ミングでＮ個のＭビット位相量（１６＋）　　〜ｆ１６
．ｌのＭビット位相器ドライバ（１７，）〜＋１７Ｎ）
へ出力する。上記Ｎ個のＭビット位相器ドライバ（１７
，ｊ〜（１７，１は、それぞれＭ個９合計（ＮＸＸ何個
トランジスタ回路であり、上記Ｎ個のＭビット位相量（
１６，１〜（１６Ｎ）の各ビットの”ｌ”、”０”の状
態によって、トランジスタの“ＯＮ″、″叶Ｆ”の状態
が決定する。上記Ｎ個のＭビット位相器ドライバ（１７
，ｊ〜（１７Ｎ）のトランジスタ出力（ＩＬ）〜（１８
Ｎｌは、第１から第ＮのＭビットディジタル移相器（１
９，）〜（１９，）に出力される。ディジタル移相器と
しては、　ＰＩＮダイオードを用いたハイブリッド結合
形の位相器が、フェーズドアレー用として一般的であり
、このＰＩＮダイオードに逆バイアスあるいは順バイア
スを加えることにより位相量が設定される。上記第１か
ら第ＮのＭビットディジタル位相器（１９，１〜（１９
□）によって、それぞれ対応する第１から第Ｎのアンテ
ナ素子（２１，）〜（２１，１の位相量が決まり、上記
第１から第Ｎのアンテナ素子（２１，１〜（２１，１が
、上記形成するビーム方向のデータ（１１の示す方向に
９等位相面を生成することによって、フェーズドアレー
アンテナのビームを形成する。

［発明が解決しようとする課題］ 第２図に示すような従来のフェーズドアレーアンテナ装
置においては、（Ｎ×Ｍ）個のトランジスタ回路で構成
されるＮ個のＭビット位相器ドライバ（１７，）〜（１
７Ｎ）の消費電力が他の部分に比べて大きく、かつその
変動も大きい。これは１位相量算出回路（２）のそれぞ
れの出力ビットの状態によって位相器ドライバ（１７，
）〜（１７Ｎ）内の対応するトランジスタの“ＯＮ″か
ＯＦＦ″かが決定するが９位相量算出回路（２）の出力
ビットは９人力されるビーム方向のデータ（１）によっ
て不規則に変化するためである。例えば位相量算出回路
（２）の出力ビットがｌ″のとき、移相器ドライバ（１
７，）〜（１７Ｎｌ内のトランジスタが“ＯＮ″になる
ように設計されている場合９位相量算出回路（２）の出
力はラッチ回路　（１５）を経由し出力され、その出力
（１６，１〜（１６，）において、“ｌ”の数が多いほ
ど、Ｎ個のＭビット位相器ドライバ（１７１１〜（１７
Ｎ）の消費電力は大きくなる。さらに、入力されるビー
ム方向のデータによっては、最悪の場合、Ｎ個のＭビッ
ト位相器ドライバ（１７，１〜（１７Ｎ＋の消費電力が
ゼロとなることも考えられる。

地上におけるフェーズドアレーアンテナ装置においては
Ｎ個のＭビット位相器ドライバ（１７１）〜（１７Ｎ）
の消費電力の変動に十分対処できる大容量の定電圧源を
用意できるため９問題とはならない。また、アンテナ素
子数Ｎを十分大きくとるので、統計的に、“１”となる
ビット数のバラツキは小さ（なり、消費電力は平均化さ
れる。

しかし、このフェーズドアレーアンテナ装置を１人工衛
星に搭載する場合９重量等の制限により、地上の場合と
比べて少ないアンテナ素子数しか用意できないため、ビ
ーム方向によるビット数のバラツキは大きくなる。さら
に、地上の場合のように大きな負荷変動に耐え得る大容
量の電源を用意することが非常に困難であるという課題
があった。また、Ｎ個のＭビット位相器ドライバ（１７
，１〜（１７，１の消費電力がゼロななった場合。

従来の搭載用電源であるＤＣ／ＤＣコンバータの２次側
出力が過電圧となり、フェーズドアレーアンテナ装置を
故障させるという課題があった。

この発明はかかる課題を解決するためになされたもので
、ビーム方向を変えることなくＮ個のＭビット位相器ド
ライバの消費電力変動を小さくし、かつ消費電力がゼロ
とならないフェーズドアレーアンテナ装置を得ることを
目的とする。

［課題を解決するための手段］ この発明に係るフェーズドアレーアンテナ装置は、各ア
ンテナ素子の位相量の１つ１つに、ディジタル移相器の
最小単位の位相量を適当な回数だけ加算あるいは減算す
ることにより、アンテナ素子間の相対位相を変えること
なく、各アンテナ素子の絶対位相を変化させることがで
きるように構成したものである。

［作用］ この発明にかかわるフェーズドアレーアンテナシステム
は、まず１位相量算出回路の出力であるＮ個のアンテナ
素子のＭビット位相量のビット列の“１”の数を加算器
にてカウントし、あらかじめ設定した範囲に入るまで、
ディジタル移相器の最小単位の位相量を加算あるいは減
算することにより、各アンテナ素子の最適な絶対位相を
相対位相を変えることなく求める。次に、この値を位相
器ドライバに出力する。

これにより１位相器ドライバの消費電力は設定した範囲
に入ることになり、従って消費電力を平均化し、かつ消
費電力がゼロとならないフェーズドアレーアンテナ装置
が可能となる。

［実施例］ 第１図は、この発明の一実施例を示す構成図である。

図において、（１）〜（３）及び（１５）〜（２１）は
上記従来のフェーズドアレーアンテナ装置と全く同一の
ものである。また（８□）〜（し）は位相量算出回路　
（２）が出力するＮ個のＭビット位相量（３□）〜（３
Ｎ）をそれぞれプリセット値とし、論理和ゲート（６）
から出力されるクロック（７）に同期して同時にカウン
トアツプあるいはカウントダウンをする第１から第Ｎま
でのＮ個のＭビットアップ／ダウンカウンタ、　　（１
０１は上記第１から第ＮまでのＮ個のＭビットアップ／
ダウンカウンタ（８１）〜（８，）の出力（９，）〜（
９Ｎ）のすべてのビット中の°°１”の個数をカウント
する加算器、　（１２１は上記加算器の出力（１１）が
内部にあらかじめ設定した範囲にある時だけ出力する出
力（１３）と上記設定した範囲以下の時だけ出力する出
力（１４）の２つの出力を出力するマグニチュードコン
パレータ、（６）は外部から入力されるクロック（５）
をマグニチュードコンパレータ（１２）の出力　（１３
）でマスクするための論理和ゲートである。

上記第１図において、簡単のため、Ｍ＝４．Ｎ＝３の場
合について具体的に説明する。

位相量算出回路（２）の出力が（０１１１）　、　（１
１０１）　。

（１１１１）とすると第１から第３の４ビツトアツプ／
ダウンカウンタ（８，）〜（８３）の出力（９，）〜（
９３）は。

それぞれ（Ｇｉｌｌ）　、　（１１０１）　、　（１１
１１）とプリセットされる。加算器（ｌＯ）の出力＋１
１１はｌＯ″となる。マグニチュードコンパレータ（１
２）の設定範囲を、４≦に≦８とすると、′ｌＯ”は範
囲外でかつ範囲以下ではないため、上記マグニチュード
コンパレータ（１２）の出力ｆ１３）　、　　（１４１
ともＬ″となる。従って、外部から入力されるクロック
（５）は、論理和ゲート（６）の出力（７）として上記
第１から第３の４ビツトアツプ／ダウンカウンタ（８□
）〜（８３）に入力される。さらに上記マグニチュード
コンパレータ（１２）の範囲以外の時の出力　（１４）
も、上記第１から第３の４ビツトアツプ／ダウンカウン
タ（８１）〜（８３）に入力され、上記出力（１４）が
“Ｈ”ならばカウントアツプを選択し、Ｌ″ならばカウ
ントダウンを選択するとすると、この場合、上記第１か
ら第３の４ビツトアツプ／ダウンカウンタ（８，）〜（
８３）はカウントダウンを選択し、上記第１から第３の
４ビツトアツプ／ダウンカウンタ（ｓ、）　〜（ａｓ）
ノ出力（９，）　〜（９，７は、それぞれ（０１１０１
（１１００）　、　（１１１０１となる。コノ時、加算
器（１０）　（７）出力は、′７″となり上記マグニチ
ュードコンパレ−タ（１２）の設定範囲内となり、上記
範囲内の時の出力　（１３）は”Ｈ″となる。従って、
この時以降は、外部から入力されるクロック（５）は、
論理和ゲート（６）に入力される上記範囲内の時の出力
（１３）にマスクされて、上記第１から第３の４ビツト
アツプ／ダウンカウンタ（８１）〜（８３）に出力され
ない。従って、再度位相量算出回路（２）の出力（３、
）〜（３３）にプリセットされるまでは、上記第１から
第３の４ビツトアツプ／ダウンカウンタ（８，）〜（８
３）の出力（９，）〜（９Ｎ）は変化しない。

さらに９次の位相量算出回路（２）の出力が。

（０１００１、（００１０１、＋００００１の場合を考
える。この時。

加算器（１０）の出力は“２”となり、上記マグニチュ
ードコンバレータケ２）の設定範囲外でかつ範囲以下で
あるため、上記範囲内の時の出力（１３）はＬ”、範囲
以下の時の出力（１４）は”Ｈ”となる。従って、上記
第１から第３の４ビツトアツプ／ダウンカウンタ（８，
）〜（８３）はカウントアツプを選定し、その出力（９
１）〜（９３）は最終的に（０１０１）　。

（００１１）　、　（０００１）　　となる。

以上の具体例においては、従来例の場合、消費電力の変
動が、”ＩＯ″から２″となるものが１本発明の１実施
例においては７“から５″の変動に押さえることができ
た。

以上のようにして９位相量算出回路の出力に。

位相量を加算あるいは減算することにより、相対位相を
全（変化させることなく、すなわちビーム方向を変える
ことなく、移相器ドライバの消費電力の変動を小さくす
ることが実現される。

［発明の効果］ この発明は以上説明した通り１位相量算出回路が出力す
るＮ個のアンテナ素子のＭビット位相量に適当な位相量
を加算あるいは減算することにより、Ｎ個のアンテナ素
子の相対位相を変化させることなく９位相器ドライバの
消費電力の変動を小さくするという効果がある。従って
、大きな負荷変動に耐え得る大容量の電源を用意するこ
とが困難な衛星搭載用のフェーズドアレーアンテナ装置
を実現させる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す装置の構成図、第２
図は従来の装置を示す構成図である。 図において、（２）は位相量算出回路、（６）は論理和
ゲー）−、ｌａ、）〜（８、）はＭビットアップ／ダウ
ンカウンタ、　　（１０）は加算器、　（１２）はマグ
ニチュードコンパレータ、　　（１５）は（Ｎ×Ｍ）ビ
ットのラッチ回路、　（１７，）〜（１７Ｎ）はＭビッ
ト位相器ドライバ、　　１１９１１〜（１９，１はＭビ
ットディジタル移相器、　（２１，）〜（２１％）はア
ンテナ素子である。 なお２図中同一行号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 形成すべきビーム方向を入力とする位相量算出回路と，
   上記位相量算出回路の出力をそれぞれプリセット値とす
   る第１から第ＮまでのＮ（Ｎは任意の正の整数）個のＭ
   （Ｍは任意の正の整数）ビットアップ／ダウンカウンタ
   と，上記Ｎ個のＭビットアップ／ダウンカウンタの出力
   を入力とし上記位相量算出回路からのタイミング信号に
   従って出力を切り換える（Ｎ×Ｍ）ビットのラッチ回路
   と，上記（Ｎ×Ｍ）ビットのラッチ回路の出力を入力と
   する第１から第ＮまでのＮ個のＭビット位相器ドライバ
   と，上記Ｎ個のＭビット位相器ドライバの出力をそれぞ
   れ入力とする第１から第ＮまでのＮ個のＭビットディジ
   タル移相器と，上記Ｎ個のＭビットディジタル移相器に
   よってそれぞれ位相量を設定される第１から第Ｎまでの
   Ｎ個のアンテナ素子を構成要素とするフェーズドアレー
   アンテナと，上記Ｎ個のＭビットアップ／ダウンカウン
   タの出力である（Ｎ×Ｍ）ビット中の“１”の総数をカ
   ウントする加算器と，上記加算器の出力が予め設定した
   範囲にある時と範囲以下の時にそれぞれ所定レベルを出
   力とするマグニチュードコンパレータと，外部から入力
   されるクロック信号と上記マグニチュードコンパレータ
   の出力を入力とする論理和ゲートとを備えたことを特徴
   とするフェーズドアレーアンテナ装置。