JPH0454720A - 直列ｐｎパターン並列発生回路、および、該回路の構成方法 - Google Patents
直列ｐｎパターン並列発生回路、および、該回路の構成方法Info
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- JPH0454720A JPH0454720A JP2164282A JP16428290A JPH0454720A JP H0454720 A JPH0454720 A JP H0454720A JP 2164282 A JP2164282 A JP 2164282A JP 16428290 A JP16428290 A JP 16428290A JP H0454720 A JPH0454720 A JP H0454720A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
直列ＰＮパターン（擬似ランダムパターン）を並列に発
生する直列ＰＮパターン並列発生回路に関し、 任意の次数の直列ＰＮパターンを該ＰＮパターンの次数
より大きい任意の幅で並列に出力することができるよう
に構成することを目的とし、ｐ、ｎおよびｍをｐ＞ｎ＞
ｍを満足する自然数とするとき、ｎ個のレジスタからな
るｎ段のシフトレジスタと、前記シフトレジスタにおけ
る最終段のレジスタ出力と第ｍ段目のレジスタ出力との
排他的論理和を第１段目のレジスタに印加するＥＯＲ回
路とを有してなるｎ次の帰還型シフトレジスタ回路、お
よび、前記ｎ段のシフトレジスタの最終段のレジスタの
出力に直列に接続され、ｐ−ｎ個のレジスタからなるｐ
−ｎ段のシフトレジスタから構成されるｐ段の帰還型シ
フトレジスタにおけるｐ個のレジスタの各々の入力の値
からなるｐ次元の数ベクトルと、該ｐ個のレジスタの各
々の出力の値からなるｐ次元の数ベクトルとの関係を表
現するｐＸｐ次元の正方行列をｐ乗した正方行列によっ
て、ｐ個のレジスタの各々の入力の値からなるｐ次元の
数ベクトルと、該ｐ個のレジスタの各々の出力の値から
なるｐ次元の数ベクトルとの関係が前記ｐ乗した正方行
列により示されるように各レジスタの入力および出力が
互いに接続されるｐ段のシフトレジスタ、および、前記
ｐ乗した正方行列により示される接続関係を実現するＥ
ＯＲ回路を有してなるように構成する。
生する直列ＰＮパターン並列発生回路に関し、 任意の次数の直列ＰＮパターンを該ＰＮパターンの次数
より大きい任意の幅で並列に出力することができるよう
に構成することを目的とし、ｐ、ｎおよびｍをｐ＞ｎ＞
ｍを満足する自然数とするとき、ｎ個のレジスタからな
るｎ段のシフトレジスタと、前記シフトレジスタにおけ
る最終段のレジスタ出力と第ｍ段目のレジスタ出力との
排他的論理和を第１段目のレジスタに印加するＥＯＲ回
路とを有してなるｎ次の帰還型シフトレジスタ回路、お
よび、前記ｎ段のシフトレジスタの最終段のレジスタの
出力に直列に接続され、ｐ−ｎ個のレジスタからなるｐ
−ｎ段のシフトレジスタから構成されるｐ段の帰還型シ
フトレジスタにおけるｐ個のレジスタの各々の入力の値
からなるｐ次元の数ベクトルと、該ｐ個のレジスタの各
々の出力の値からなるｐ次元の数ベクトルとの関係を表
現するｐＸｐ次元の正方行列をｐ乗した正方行列によっ
て、ｐ個のレジスタの各々の入力の値からなるｐ次元の
数ベクトルと、該ｐ個のレジスタの各々の出力の値から
なるｐ次元の数ベクトルとの関係が前記ｐ乗した正方行
列により示されるように各レジスタの入力および出力が
互いに接続されるｐ段のシフトレジスタ、および、前記
ｐ乗した正方行列により示される接続関係を実現するＥ
ＯＲ回路を有してなるように構成する。
本発明は、直列ＰＮパターン（擬似ランダムパターン）
を並列に発生する直列ＰＮパターン並列発生回路に関す
る。
を並列に発生する直列ＰＮパターン並列発生回路に関す
る。
直列ＰＮパターン（擬似ランダムパターン）を発生する
ためには、ｎ次の生成多項式 に基づく、周期２”−１のＭ系列発生回路が用いられて
いるが、二〇ＰＮパターンをシリアルに発生させるため
には、発生させる回路も、このシリアル出力に等しいビ
ットレートで動作する必要があり、実現が困難となった
り、高速動作のために電力消費の大きい回路構成を用い
る必要が生ずる。
ためには、ｎ次の生成多項式 に基づく、周期２”−１のＭ系列発生回路が用いられて
いるが、二〇ＰＮパターンをシリアルに発生させるため
には、発生させる回路も、このシリアル出力に等しいビ
ットレートで動作する必要があり、実現が困難となった
り、高速動作のために電力消費の大きい回路構成を用い
る必要が生ずる。
そのため、パラレル／シリアル変換することにより直列
ＰＮパターンの所定の長さの部分に等しくなるような並
列パターンを発生した後、この並列パターンをパラレル
／シリアル変換することにより、目的の直列パターンを
得る技術が知られている。これにより、擬似ランダムパ
ターンの発生回路の動作速度は上記の並列パターンの幅
に等しい倍数だけ遅くすることができる。
ＰＮパターンの所定の長さの部分に等しくなるような並
列パターンを発生した後、この並列パターンをパラレル
／シリアル変換することにより、目的の直列パターンを
得る技術が知られている。これにより、擬似ランダムパ
ターンの発生回路の動作速度は上記の並列パターンの幅
に等しい倍数だけ遅くすることができる。
このような直列ＰＮパターン（擬似ランダムパターン）
を並列に発生する直列ＰＮパターン並列発生回路は、使
用目的に応じて任意の次数のＰＮパターンを任意の幅で
出力する回路を構成することができることが望まれてい
る。
を並列に発生する直列ＰＮパターン並列発生回路は、使
用目的に応じて任意の次数のＰＮパターンを任意の幅で
出力する回路を構成することができることが望まれてい
る。
〔従来の技術および発明が解決しようとする課題〕従来
の技術において、直列ＰＮパターン（擬似ランダムパタ
ーン）を並列に発生する直列ＰＮパターン並列発生回路
を構成する第１の方法は、並列出力の幅（並列度）ｐが
ｐ＝＝ ２ｋを満たすときにのみ用いられるもので、生
成多項式の次数をｎとするとき、２′′／ｐビツトづつ
直列パターンの位相をずらしたｐ個の同−Ｍ系列を並列
に設けることによるものである。
の技術において、直列ＰＮパターン（擬似ランダムパタ
ーン）を並列に発生する直列ＰＮパターン並列発生回路
を構成する第１の方法は、並列出力の幅（並列度）ｐが
ｐ＝＝ ２ｋを満たすときにのみ用いられるもので、生
成多項式の次数をｎとするとき、２′′／ｐビツトづつ
直列パターンの位相をずらしたｐ個の同−Ｍ系列を並列
に設けることによるものである。
また、第２の方法は、ｐ≦ｎ （ｐがｎ以下）のときに
のみ用いられ、ｎ次の生成多項式に基づく、周期２”−
１０Ｍ系列発生回路を構成するｎ個のフリップフロップ
回路者々のデータ入力ｄ、 （ｉ＝１〜ｎ）を要素とす
る数ベクトルｄと、各々のデータ出力ｑｉ （ｉ＝１〜
ｎ）を要素とする数ベクトルｑとの関係をｄ＝Ａｑで表
すｎ次の正方行列Ａを基に、Ａｐを計算し、各々のデー
タ入力ｄ、 （ｉ＝１〜ｎ）を要素とする数ベクトル
ｄと、各々のデータ出力ｑズ （］−１〜ｎ）を要素と
する数ベクトルｑとの関係がｄ＝ＡＰｑで表わされる回
路を構成し、この回路を構成するｎ個のフリップフロッ
プ回路のうち任意の連続するｐ個のフリップフロップ回
路の出力を並列に取り出すことによるものである。
のみ用いられ、ｎ次の生成多項式に基づく、周期２”−
１０Ｍ系列発生回路を構成するｎ個のフリップフロップ
回路者々のデータ入力ｄ、 （ｉ＝１〜ｎ）を要素とす
る数ベクトルｄと、各々のデータ出力ｑｉ （ｉ＝１〜
ｎ）を要素とする数ベクトルｑとの関係をｄ＝Ａｑで表
すｎ次の正方行列Ａを基に、Ａｐを計算し、各々のデー
タ入力ｄ、 （ｉ＝１〜ｎ）を要素とする数ベクトル
ｄと、各々のデータ出力ｑズ （］−１〜ｎ）を要素と
する数ベクトルｑとの関係がｄ＝ＡＰｑで表わされる回
路を構成し、この回路を構成するｎ個のフリップフロッ
プ回路のうち任意の連続するｐ個のフリップフロップ回
路の出力を並列に取り出すことによるものである。
しかしながら、上記の第１および第２の方法によっては
、それぞれ、ｐ＝２にの場合、および、ｐ≦ｎの場合に
ついては、直列ＰＮパターン（擬似ランダムパターン）
を並列に発生する直列ＰＮパターン並列発生回路を構成
することができるが、それ以外の任意のｐについて直列
ＰＮパターン（擬似ランダムパターン）を並列に発生す
る直列ＰＮパターン並列発生回路を構成することはでき
ないという問題があった。
、それぞれ、ｐ＝２にの場合、および、ｐ≦ｎの場合に
ついては、直列ＰＮパターン（擬似ランダムパターン）
を並列に発生する直列ＰＮパターン並列発生回路を構成
することができるが、それ以外の任意のｐについて直列
ＰＮパターン（擬似ランダムパターン）を並列に発生す
る直列ＰＮパターン並列発生回路を構成することはでき
ないという問題があった。
本発明は、上記の問題点に鑑み、なされたもので、任意
の次数の直列ＰＮパターンを該ＰＮパターンの次数より
大きい任意の幅で並列に出力することができるように構
成することができる直列ＰＮパターン並列発生回路を提
供すること、および該直列ＰＮパターン並列発生回路の
構成方法を提供することを目的とするものである。
の次数の直列ＰＮパターンを該ＰＮパターンの次数より
大きい任意の幅で並列に出力することができるように構
成することができる直列ＰＮパターン並列発生回路を提
供すること、および該直列ＰＮパターン並列発生回路の
構成方法を提供することを目的とするものである。
第１図は、本発明による直列ＰＮパターン並列発生回路
の構成方法の基本手順を示す図である。
の構成方法の基本手順を示す図である。
第１図において、（１）は、ｐ、 ｎおよびｍをｐ〉
ｎ＞ｍを満足する自然数とするとき、ｎ個のレジスタか
らなるｎ段のシフトレジスタ、および、前記シフトレジ
スタにおける最終段のレジスタ出力と第ｍ段目のレジス
タ出力との排他的論理和を第１段目のレジスタに印加す
るＥＯＲ回路を有してなるｎ次の帰還型シフトレジスタ
回路と、前記ｎ段のシフトレジスタの最終段のレジスタ
の出力に直列に接続され、ｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタとから構成されるｐ段の帰還
型シフトレジスタを構成する第１のステップ、〔２）は
、前記ｐ段の帰還型シフトレジスタにおけるｐ個のレジ
スタの各々の入力の値からなるｐ次元の数ベクトルと、
該ｐ個のレジスタの各、々の出力の値からなるｐ次元の
数ベクトルとの関係を表現するｐＸｐ次元の正方行列を
求める第２のステップ・ （３）は、前記正方行列をｐ乗した正方行列を求める第
３のステップ、そして、 （４）は、ｐ個のレジスタの各々の入力の値からなるｐ
次元の数ベクトルと、該ｐ個のレジスタの各々の出力の
値からなるｐ次元の数ベクトルとの関係が前記ｐ乗した
正方行列により示されるように各レジスタの入力および
出力を互いに接続する第４のステップである。
ｎ＞ｍを満足する自然数とするとき、ｎ個のレジスタか
らなるｎ段のシフトレジスタ、および、前記シフトレジ
スタにおける最終段のレジスタ出力と第ｍ段目のレジス
タ出力との排他的論理和を第１段目のレジスタに印加す
るＥＯＲ回路を有してなるｎ次の帰還型シフトレジスタ
回路と、前記ｎ段のシフトレジスタの最終段のレジスタ
の出力に直列に接続され、ｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタとから構成されるｐ段の帰還
型シフトレジスタを構成する第１のステップ、〔２）は
、前記ｐ段の帰還型シフトレジスタにおけるｐ個のレジ
スタの各々の入力の値からなるｐ次元の数ベクトルと、
該ｐ個のレジスタの各、々の出力の値からなるｐ次元の
数ベクトルとの関係を表現するｐＸｐ次元の正方行列を
求める第２のステップ・ （３）は、前記正方行列をｐ乗した正方行列を求める第
３のステップ、そして、 （４）は、ｐ個のレジスタの各々の入力の値からなるｐ
次元の数ベクトルと、該ｐ個のレジスタの各々の出力の
値からなるｐ次元の数ベクトルとの関係が前記ｐ乗した
正方行列により示されるように各レジスタの入力および
出力を互いに接続する第４のステップである。
なお、本発明において、上記の行列と数ベクトルとの演
算において、加算は排他的論理和としている。
算において、加算は排他的論理和としている。
第２図は、ｎ次の生成多項式
に基づく、周期２ｈ−１のＭ系列発生回路の１例として
ｎ次の生成多項式Ｘ”＋Ｘ’＋１に基づく、周期２′″
−１のＭ系列発生回路（帰還型シフトレジスタ回路）の
構成を示すものである。第２図において、１１＋ １
２＋・・・ｌ 、、−２＋ １ｈ−１＋ ｌｈは、
それぞれ、ラッチ回路（レジスタ）、そして、２はＥＯ
Ｒ回路であり、各ラッチ回路において、ｄはデータ入力
端子、そして、ｑは出力端子を示す。
ｎ次の生成多項式Ｘ”＋Ｘ’＋１に基づく、周期２′″
−１のＭ系列発生回路（帰還型シフトレジスタ回路）の
構成を示すものである。第２図において、１１＋ １
２＋・・・ｌ 、、−２＋ １ｈ−１＋ ｌｈは、
それぞれ、ラッチ回路（レジスタ）、そして、２はＥＯ
Ｒ回路であり、各ラッチ回路において、ｄはデータ入力
端子、そして、ｑは出力端子を示す。
生成多項式Ｘ″＋Ｘ’ ＋ １１：基づき、ＥＯＲ回路
２によって、ｎ−１段目のラッチ回路１．、−１の出力
ｑおよびｎ段目のラッチ回路１゜の出力ｑの排他的論理
和が演算され、第１段目のラッチ回路１１のデータ入力
ｄに印加されている。
２によって、ｎ−１段目のラッチ回路１．、−１の出力
ｑおよびｎ段目のラッチ回路１゜の出力ｑの排他的論理
和が演算され、第１段目のラッチ回路１１のデータ入力
ｄに印加されている。
第３図は、上記の本発明の第２のステップ２によって前
記ｎ段の帰還型シフトレジスタ回路の最終段のレジスタ
の出力に直列にｐ−ｎ個のラッチ回路（レジスタ）から
なるｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰
還型シフトレジスタ回路の構成を示すものである。第３
図において、１、、。１１ １ｎ＋２＋・・・１ ｐ−
２＋ Ｉ Ｐ−１＋ Ｉ Ｐは、それぞれ、上記の
ｐ−ｎ段のシフトレジスタを構成するｐ−ｎ個のラッチ
回路である。
記ｎ段の帰還型シフトレジスタ回路の最終段のレジスタ
の出力に直列にｐ−ｎ個のラッチ回路（レジスタ）から
なるｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰
還型シフトレジスタ回路の構成を示すものである。第３
図において、１、、。１１ １ｎ＋２＋・・・１ ｐ−
２＋ Ｉ Ｐ−１＋ Ｉ Ｐは、それぞれ、上記の
ｐ−ｎ段のシフトレジスタを構成するｐ−ｎ個のラッチ
回路である。
第４Ａ図および第４Ｂ図は、それぞれ、第３図に１例を
示すような、ｎ段の帰還型シフトレジスタ回路の最終段
のレジスタの出力に直列にｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰還型
シフトレジスタ回路を構成するｐ個のレジスタ１１．
１２．・・・１□−２゜１１．−１＋１０，１□１，１
．。２．・・・Ｉ Ｐ−２＋ Ｉ Ｐ−１＋ＩＰの各
々の入力値を要素とする数ベクトルと、該ｐ個のレジス
タ１．．１□、・・・１、、−２＋ １ ｈ−ＩＩ１
、．１．、や１１ １１’ｌ＋２＋・・・１ ｐ−Ｌ
１ｐ−１＋ ＩＰの各々の出力値を要素とする数ベ
クトルとの関係を示す正方行列を表現する２つの方法を
示すものである。
示すような、ｎ段の帰還型シフトレジスタ回路の最終段
のレジスタの出力に直列にｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰還型
シフトレジスタ回路を構成するｐ個のレジスタ１１．
１２．・・・１□−２゜１１．−１＋１０，１□１，１
．。２．・・・Ｉ Ｐ−２＋ Ｉ Ｐ−１＋ＩＰの各
々の入力値を要素とする数ベクトルと、該ｐ個のレジス
タ１．．１□、・・・１、、−２＋ １ ｈ−ＩＩ１
、．１．、や１１ １１’ｌ＋２＋・・・１ ｐ−Ｌ
１ｐ−１＋ ＩＰの各々の出力値を要素とする数ベ
クトルとの関係を示す正方行列を表現する２つの方法を
示すものである。
第４Ａ図は、ｐ段の帰還型シフトレジスタ回路を構成す
るｐ個のレジスタ１０．１□、・・・Ｌ−２１１、−、
，１ゎ＋ ＩＩＩヤｌ＋ １１％＋２＋・・・Ｉ
Ｐ−２＋ Ｉ Ｐ−１ｎ１、の各々の入力値をｄｉ、
ｄ２． ・・・ｄｎ。
るｐ個のレジスタ１０．１□、・・・Ｌ−２１１、−、
，１ゎ＋ ＩＩＩヤｌ＋ １１％＋２＋・・・Ｉ
Ｐ−２＋ Ｉ Ｐ−１ｎ１、の各々の入力値をｄｉ、
ｄ２． ・・・ｄｎ。
・・・ｄｐとし、該ｐ個のレジスタ１１＋ １２＋・
・１ ｆｉ−２１１ｎ−ＩＩ １ｈ ｌ １ｆｔ＋
ｌｌ Ｉｎ＋２＋・・・１ ｐ−２，１ｐ−＋、１
ｐ ノ各々（Ｄ＄出力をＱｌ、Ｑ２゜・・・ｑｎ、・・
・ｑｐとして、これらの入力値ｄｉ、ｄ２． ・・・
ｄｎ、 ・・・ｄｐを要素とする数ベクトルと、これ
らのの出力値ｑｌ、ｑ２゜・・・ｑｎ、・・・ｑｐを要
素とする数ベクトルとの関係を示す正方行列を表現する
方法を示すものである。
・１ ｆｉ−２１１ｎ−ＩＩ １ｈ ｌ １ｆｔ＋
ｌｌ Ｉｎ＋２＋・・・１ ｐ−２，１ｐ−＋、１
ｐ ノ各々（Ｄ＄出力をＱｌ、Ｑ２゜・・・ｑｎ、・・
・ｑｐとして、これらの入力値ｄｉ、ｄ２． ・・・
ｄｎ、 ・・・ｄｐを要素とする数ベクトルと、これ
らのの出力値ｑｌ、ｑ２゜・・・ｑｎ、・・・ｑｐを要
素とする数ベクトルとの関係を示す正方行列を表現する
方法を示すものである。
また、第４Ｂ図は、ｐ段の帰還型シフトレジスタ回路を
構成するｐ個のレジスタＩ ＩＩ １２＋・・・１
ｈ−２＋ Ｌ−１ｎ ＩＴｈ ＋ ｌｈ。ｌ＋
１ ｈ＋２＋・・・１ｐ−２＋１□１，１Ｆの各々の
入力値をｄｐ、・・・ｄｎ。
構成するｐ個のレジスタＩ ＩＩ １２＋・・・１
ｈ−２＋ Ｌ−１ｎ ＩＴｈ ＋ ｌｈ。ｌ＋
１ ｈ＋２＋・・・１ｐ−２＋１□１，１Ｆの各々の
入力値をｄｐ、・・・ｄｎ。
・・・ｄ２．ｄｉとし、該ｐ個のレジスタ１．。
１２、・・・１ ｈ−２＋ Ｉｎ−１＋ Ｉｎ ＋
１１１＋ｌ＋ １ｎ＋２＋・・Ｉ Ｐ−２＋
Ｉ Ｐ−１＋ Ｉ Ｐの各々の出力値をｑｐ。
１１１＋ｌ＋ １ｎ＋２＋・・Ｉ Ｐ−２＋
Ｉ Ｐ−１＋ Ｉ Ｐの各々の出力値をｑｐ。
・・・ｑｎ、・・・ｑ２．ｑｌとして、これらの入力値
ｄｌ、ｄ２． ・・・ｄｎ、 ・・・ｄｐを要素と
する数ベクトルｄと、これらの出力値ｑ１゜ｑ２．・・
・ｑｎ、・・・ｑｐを要素とする数ベクトルｑとの関係
を示す正方行列を表現する方法を示すものである。
ｄｌ、ｄ２． ・・・ｄｎ、 ・・・ｄｐを要素と
する数ベクトルｄと、これらの出力値ｑ１゜ｑ２．・・
・ｑｎ、・・・ｑｐを要素とする数ベクトルｑとの関係
を示す正方行列を表現する方法を示すものである。
第４Ａ図の表現方法においては、上北の正方行列は、ｎ
次の生成多項式Ｘｈ＋Ｘ”−” ＋１に基づく、周期２
″−１のＭ系列発生回路（帰還型シフトレジスタ回路）
においては、１≦ｌ≦ｐとして、１段目のレジスタの出
力ｑ１はｉ＋１段目のレジスタの入力ｄｉ＋１として印
加されるので互いに等しく、また、ｍ段目のレジスタの
出力とｎ段目のレジスタの出力との排他的論理和が１段
目のレジスタの入力として印加されるので、αは、α＝
（０，・・・０． １． ０． ・・０．１．０・・
・０）と表される。ここで、「１」となるのは、１行ｎ
−ｍ列の要素および１行ｎ列の要素である。
次の生成多項式Ｘｈ＋Ｘ”−” ＋１に基づく、周期２
″−１のＭ系列発生回路（帰還型シフトレジスタ回路）
においては、１≦ｌ≦ｐとして、１段目のレジスタの出
力ｑ１はｉ＋１段目のレジスタの入力ｄｉ＋１として印
加されるので互いに等しく、また、ｍ段目のレジスタの
出力とｎ段目のレジスタの出力との排他的論理和が１段
目のレジスタの入力として印加されるので、αは、α＝
（０，・・・０． １． ０． ・・０．１．０・・
・０）と表される。ここで、「１」となるのは、１行ｎ
−ｍ列の要素および１行ｎ列の要素である。
例えば、生成多項式Ｘ” ＋Ｘ’ ＋１に基づく、周期
２ｆｌ−１のＭ系列発生回路（帰還型シフトレジスタ回
路）の場合、αは、α＝（０，・・・０゜１．１．０・
・・０）と表される。ここで、「１」となるのは、１行
ｎ−１列の要素および１行ｎ列の要素である。
２ｆｌ−１のＭ系列発生回路（帰還型シフトレジスタ回
路）の場合、αは、α＝（０，・・・０゜１．１．０・
・・０）と表される。ここで、「１」となるのは、１行
ｎ−１列の要素および１行ｎ列の要素である。
第４Ｂ図の表現方法においては、上記の正方行列は、ｎ
次の生成多項式Ｘｈ＋Ｘ″−” ＋１に基づく、周期２
″−１のＭ系列発生回路（帰還型シフトレジスタ回路）
においては、１≦１≦ｐとして、１段目のレジスタの出
力ｑｉは１−１段目のレジスタの入力ｄ１−１として印
加されるので互いに等しく、また、ｍ段目のレジスタの
出力とｎ段目のレジスタの出力との排他的論理和が１段
目のレジスタの入力として印加されるので、βは、β＝
（０，・・・０．１．０． ・・０． １． ０・・
・０）と表される。ここで、「１」となるのは、ｐ行ｐ
−ｍ列の要素およびｐ行ｐ−ｎ＋１列の要素である。例
えば、生成多項式ｘ”＋ｘ’＋１に基づく、周期２ｈ−
１のＭ系列発生回路（帰還型シフトレジスタ回路）の場
合、βは、β＝（０゜・・０． １． １． ０・・・
０）と表される。ここで、「１」となるのは、ｐ行ｐ−
１列の要素およびｐ行ｐ−ｎ＋１列の要素である。
次の生成多項式Ｘｈ＋Ｘ″−” ＋１に基づく、周期２
″−１のＭ系列発生回路（帰還型シフトレジスタ回路）
においては、１≦１≦ｐとして、１段目のレジスタの出
力ｑｉは１−１段目のレジスタの入力ｄ１−１として印
加されるので互いに等しく、また、ｍ段目のレジスタの
出力とｎ段目のレジスタの出力との排他的論理和が１段
目のレジスタの入力として印加されるので、βは、β＝
（０，・・・０．１．０． ・・０． １． ０・・
・０）と表される。ここで、「１」となるのは、ｐ行ｐ
−ｍ列の要素およびｐ行ｐ−ｎ＋１列の要素である。例
えば、生成多項式ｘ”＋ｘ’＋１に基づく、周期２ｈ−
１のＭ系列発生回路（帰還型シフトレジスタ回路）の場
合、βは、β＝（０゜・・０． １． １． ０・・・
０）と表される。ここで、「１」となるのは、ｐ行ｐ−
１列の要素およびｐ行ｐ−ｎ＋１列の要素である。
また、クロックの第ｔサイクルにおける数ベクトルｄ
（ｔ）とクロックの第ｔ−１サイクルにおける数ベクト
ルｑ （ｔ＋１）との間には、ｑ（ｔ＋１）＝ｄ （ｔ
）の関係があり、クロックの第ｔサイクルにおける数ベ
クトルｑ （ｔ）とクロックの第ｔ−１サイクルにおけ
る数ベクトルｑ（ｔ−１）との間には、ｑ（ｔ）＝ＡＱ
（ｔ−１）の関係があるので、ｑ （ｔ）＝Ａｔｑ
（０）の関係が成り立つ。ここで、Ｂ ＝ ＡＰ、そし
て、ｒ （ｔ）”Ｑ （ｐａｔ）とおくと、ｒ （
ｔ）＝Ｂｔｒ （０）＝Ａ”ｔｑ （０）＝ｑ （ｐ
ａｔ）となるので、ｑ（１）ばかりでなく、ｒ （ｔ）
も第３図の回路の発生系列上にある。そして、ｒ （ｔ
＋１） ＝ｑ（ｐ＊（ｔ＋１））もまた第３図の回路の
発生系列上にあり、ｒ （ｔ＋１）＝ｑ （ｐ＊ （ｔ
＋１））＝Ｂｒ （ｔ）＝ （Ａ’）ｑ （ｐａｔ）
であるので、ｒ （ｔ＋１）＝ｑ （ｐ＊ （ｔ＋１）
）の各要素はｒ （ｔ）＝ｑ （ｐａｔ）の各要素に対
して、その発生系列上でｐタイムスロット遷移している
。ここで、第４Ａ図の表現方法においては、数ベクトル
ｒ （ｔ）のｐ番目の要素ｒｐ（ｔ）は、１番目の要素
１（ｔ）からｐタイムスロット遷移しているので、数ベ
クトルｒ （ｔ）のｐ番目の要素ｒｐ （ｔ）は、次の
サイクルの数ベクトルｒ （ｔ＋１）の１番目の要素ｒ
ｌ （ｔ＋１）に発生系列上で連続している。したが
って、数ベクトルｒ （ｔ）のｐ個の要素をｒｌ（ｔ）
→ｒｐ （ｔ）の方向に多重化（パラレル・シリアル変
換）すれば、元の発生系列が得られる。
（ｔ）とクロックの第ｔ−１サイクルにおける数ベクト
ルｑ （ｔ＋１）との間には、ｑ（ｔ＋１）＝ｄ （ｔ
）の関係があり、クロックの第ｔサイクルにおける数ベ
クトルｑ （ｔ）とクロックの第ｔ−１サイクルにおけ
る数ベクトルｑ（ｔ−１）との間には、ｑ（ｔ）＝ＡＱ
（ｔ−１）の関係があるので、ｑ （ｔ）＝Ａｔｑ
（０）の関係が成り立つ。ここで、Ｂ ＝ ＡＰ、そし
て、ｒ （ｔ）”Ｑ （ｐａｔ）とおくと、ｒ （
ｔ）＝Ｂｔｒ （０）＝Ａ”ｔｑ （０）＝ｑ （ｐ
ａｔ）となるので、ｑ（１）ばかりでなく、ｒ （ｔ）
も第３図の回路の発生系列上にある。そして、ｒ （ｔ
＋１） ＝ｑ（ｐ＊（ｔ＋１））もまた第３図の回路の
発生系列上にあり、ｒ （ｔ＋１）＝ｑ （ｐ＊ （ｔ
＋１））＝Ｂｒ （ｔ）＝ （Ａ’）ｑ （ｐａｔ）
であるので、ｒ （ｔ＋１）＝ｑ （ｐ＊ （ｔ＋１）
）の各要素はｒ （ｔ）＝ｑ （ｐａｔ）の各要素に対
して、その発生系列上でｐタイムスロット遷移している
。ここで、第４Ａ図の表現方法においては、数ベクトル
ｒ （ｔ）のｐ番目の要素ｒｐ（ｔ）は、１番目の要素
１（ｔ）からｐタイムスロット遷移しているので、数ベ
クトルｒ （ｔ）のｐ番目の要素ｒｐ （ｔ）は、次の
サイクルの数ベクトルｒ （ｔ＋１）の１番目の要素ｒ
ｌ （ｔ＋１）に発生系列上で連続している。したが
って、数ベクトルｒ （ｔ）のｐ個の要素をｒｌ（ｔ）
→ｒｐ （ｔ）の方向に多重化（パラレル・シリアル変
換）すれば、元の発生系列が得られる。
同様に、第４Ｂ図の表現方法においては、数ベクトルｒ
（ｔ）のｐ個の要素をｒｐ （ｔ）→ｒ１（１）の方
向に多重化（パラレル・シリアル変換）すれば、元の発
生系列が得られる。
（ｔ）のｐ個の要素をｒｐ （ｔ）→ｒ１（１）の方
向に多重化（パラレル・シリアル変換）すれば、元の発
生系列が得られる。
本発明の実施例として、生成多項式の次数ｎ＝７、そし
て、並列度ｐ＝９の場合の直列ＰＮパターン並列発生回
路の構成の手順、および、該手順によって構成された直
列ＰＮパターン並列発生回路の構成を以下に示す。
て、並列度ｐ＝９の場合の直列ＰＮパターン並列発生回
路の構成の手順、および、該手順によって構成された直
列ＰＮパターン並列発生回路の構成を以下に示す。
先ず、前述の本発明の第１および第２のステップに従っ
て、第５図に示されるように、生成多項式 ％式％） に基づく、周期２″−１のＭ系列発生回路（帰還型シフ
トレジスタ回路）に９−７＝２段のシフトレジスタを直
列に接続した構成を考える。
て、第５図に示されるように、生成多項式 ％式％） に基づく、周期２″−１のＭ系列発生回路（帰還型シフ
トレジスタ回路）に９−７＝２段のシフトレジスタを直
列に接続した構成を考える。
そして、前述の本発明の第３のステップに従って、第５
図の構成の各レジスタ（フリップフロップ回路ＦＦＩ〜
ＦＦ９）の入力値ｄｌ、ｄ２゜・・ｄｎ、 ・・・ｄ
ｐを要素とする数ベクトルと、これらの出力値Ｑ１．Ｑ
２． ・・・ｑｎ、・・・ｑｐを要素とする数ベクト
ルｑとの関係を第５図の構成から読み取って、第６図に
示されるように、正方行列Ａによって表す。
図の構成の各レジスタ（フリップフロップ回路ＦＦＩ〜
ＦＦ９）の入力値ｄｌ、ｄ２゜・・ｄｎ、 ・・・ｄ
ｐを要素とする数ベクトルと、これらの出力値Ｑ１．Ｑ
２． ・・・ｑｎ、・・・ｑｐを要素とする数ベクト
ルｑとの関係を第５図の構成から読み取って、第６図に
示されるように、正方行列Ａによって表す。
次に、前述の本発明の第４のステップに従って、第７図
に示されるように、上記の正方行列Ａをｐ乗した行列Ａ
Ｐが求約られ、さらに、この行列によって、目的の回路
の各レジスタへの入力値ｄ１゜ｄ２． ・・・ｄｎ、
・・・ｄｐを各レジスタの出力値ｑ１．ｑ２．
・・・ｑｎｒ ・・・ｑｐによって表現することがで
きる。
に示されるように、上記の正方行列Ａをｐ乗した行列Ａ
Ｐが求約られ、さらに、この行列によって、目的の回路
の各レジスタへの入力値ｄ１゜ｄ２． ・・・ｄｎ、
・・・ｄｐを各レジスタの出力値ｑ１．ｑ２．
・・・ｑｎｒ ・・・ｑｐによって表現することがで
きる。
第８図は、第７図の入出力関係を有する直列ＰＮパター
ン並列発生回路の構成を示すものである。
ン並列発生回路の構成を示すものである。
第８図において、第１段目のフリップフロップ回路ＦＦ
Ｉの入力ｄ１には、ＥＯＲ回路２７から、第４段目のフ
リップフロップ回路ＦＦ４の出力ｑ４と第６段目のフリ
ップフロップ回路ＦＦ６の出力ｄ６との排他的論理和が
印加される。第２段目のフリップフロップ回路ＦＦ２の
入力ｄ２には、ＥＯＲ回路２８から、第５段目のフリッ
プフロップ回路ＦＦ５の出力ｑ５と第７段目のフリップ
フロップ回路ＦＦ７の出力ｄ７との排他的論理和が印加
される。ＥＯＲ回路２９において、第６段目のフリップ
フロップ回路ＦＦ６の出力ｑ６と第６段目のフリップフ
ロップ回路ＦＦ６の出力ｄ６との排他的論理和が演算さ
れ、さらに、ＥＯ，Ｒ回路２６において、ＥＯＲ回路２
９の出力と第１段目のフリップフロップ回路ＦＦＩの出
力ｑ１との排他的論理和が演算されて、第３段目のフリ
ップフロップ回路ＦＦ３の入力ｄ３に印加される。第４
段目のフリップフロップ回路ＦＦ４の入力ｄ４には、Ｅ
ＯＲ回路２１から、第１段目のフリップフロップ回路Ｆ
ＦＩの出力ｑ１と第２段目のフリップフロップ回路ＦＦ
２の出力ｄ２との排他的論理和が印加される。第５段目
のフリップフロップ回路ＦＦ５の入力ｄ５には、ＥＯＲ
回路２２から、第２段目のフリップフロップ回路ＦＦ２
の出力ｑ２と第３段目のフリップフロップ回路ＦＦ３の
出力ｄ３との排他的論理和が印加される。第６段目のフ
リップフロップ回路ＦＦ６の入力ｄ６には、ＥＯＲ回路
２３から、第３段目のフリップフロップ回路ＦＦ３の出
力ｑ３と第４段目のフリップフロップ回路ＦＦ４の出力
ｄ４との排他的論理和が印加される。第７段目のフリッ
プフロップ回路ＦＦ７の入力ｄ７には、ＥＯＲ回路２４
から、第４段目のフリップフロップ回路ＦＦ４の出力ｑ
４と第５段目のフリップフロップ回路ＦＦ５の出力ｄ５
との排他的論理和が印加される。第８段目のフリップフ
ロップ回路ＦＦ８の入力ｄ８には、ＥＯＲ回路２５から
、第５段目のフリップフロップ回路ＦＦ５の出力ｑ５と
第６段目のフリップフロップ回路ＦＦ６の出力ｄ６との
排他的論理和が印加される。第９段目のフリップフロッ
プ回路ＦＦ９の入力ｄ９には、ＥＯＲ回路２９から、第
６段目のフリップフロップ回路ＦＦ６の出力ｑ６と第７
段目のフリップフロップ回路ＦＦ７の出力ｄ７との排他
的論理和が印加される。こうして、第８図の回路の９個
のフリップフロップ回路ＦＦＩ〜ＦＦ９の出力ｑ１〜ｑ
９から、目的のＰＮパターンの並列出力ｒ１〜ｒ９が得
られる。この並列出力をｒ１→ｒ９の順に多重化すれば
、２”−１の周期を有するｎ次の直列ＰＮパターンが得
られる。
Ｉの入力ｄ１には、ＥＯＲ回路２７から、第４段目のフ
リップフロップ回路ＦＦ４の出力ｑ４と第６段目のフリ
ップフロップ回路ＦＦ６の出力ｄ６との排他的論理和が
印加される。第２段目のフリップフロップ回路ＦＦ２の
入力ｄ２には、ＥＯＲ回路２８から、第５段目のフリッ
プフロップ回路ＦＦ５の出力ｑ５と第７段目のフリップ
フロップ回路ＦＦ７の出力ｄ７との排他的論理和が印加
される。ＥＯＲ回路２９において、第６段目のフリップ
フロップ回路ＦＦ６の出力ｑ６と第６段目のフリップフ
ロップ回路ＦＦ６の出力ｄ６との排他的論理和が演算さ
れ、さらに、ＥＯ，Ｒ回路２６において、ＥＯＲ回路２
９の出力と第１段目のフリップフロップ回路ＦＦＩの出
力ｑ１との排他的論理和が演算されて、第３段目のフリ
ップフロップ回路ＦＦ３の入力ｄ３に印加される。第４
段目のフリップフロップ回路ＦＦ４の入力ｄ４には、Ｅ
ＯＲ回路２１から、第１段目のフリップフロップ回路Ｆ
ＦＩの出力ｑ１と第２段目のフリップフロップ回路ＦＦ
２の出力ｄ２との排他的論理和が印加される。第５段目
のフリップフロップ回路ＦＦ５の入力ｄ５には、ＥＯＲ
回路２２から、第２段目のフリップフロップ回路ＦＦ２
の出力ｑ２と第３段目のフリップフロップ回路ＦＦ３の
出力ｄ３との排他的論理和が印加される。第６段目のフ
リップフロップ回路ＦＦ６の入力ｄ６には、ＥＯＲ回路
２３から、第３段目のフリップフロップ回路ＦＦ３の出
力ｑ３と第４段目のフリップフロップ回路ＦＦ４の出力
ｄ４との排他的論理和が印加される。第７段目のフリッ
プフロップ回路ＦＦ７の入力ｄ７には、ＥＯＲ回路２４
から、第４段目のフリップフロップ回路ＦＦ４の出力ｑ
４と第５段目のフリップフロップ回路ＦＦ５の出力ｄ５
との排他的論理和が印加される。第８段目のフリップフ
ロップ回路ＦＦ８の入力ｄ８には、ＥＯＲ回路２５から
、第５段目のフリップフロップ回路ＦＦ５の出力ｑ５と
第６段目のフリップフロップ回路ＦＦ６の出力ｄ６との
排他的論理和が印加される。第９段目のフリップフロッ
プ回路ＦＦ９の入力ｄ９には、ＥＯＲ回路２９から、第
６段目のフリップフロップ回路ＦＦ６の出力ｑ６と第７
段目のフリップフロップ回路ＦＦ７の出力ｄ７との排他
的論理和が印加される。こうして、第８図の回路の９個
のフリップフロップ回路ＦＦＩ〜ＦＦ９の出力ｑ１〜ｑ
９から、目的のＰＮパターンの並列出力ｒ１〜ｒ９が得
られる。この並列出力をｒ１→ｒ９の順に多重化すれば
、２”−１の周期を有するｎ次の直列ＰＮパターンが得
られる。
第９図は、第８図の直列ＰＮパターン並列発生回路の応
用例を示すものである。第９図は、並列度９の並列入力
データｄｉ、ｄ２． ・・・ｄ９を多重化してシリア
ルに伝送する際に、シリアルデータをシリアルなＰＮパ
ターンによってスクランブルする代わりに、多重化する
前の並列度９の並列入力データｄ１．ｄ２． ・・・
ｄ９を、第８図の回路の並列出力ｒ１〜ｒ９によって、
それぞれスクランブルする（排他的論理和をとる）。前
述のように、第８図の回路の並列出力ｒ１〜ｒ９は、パ
ラレル／シリアル変換することにより直列ＰＮパターン
の所定の長さの部分に等しくなるような並列パターンで
あり、さらに、第９図の並列入力データｄｌ、ｄ２．
・・・ｄ９は、上記のスクランブルの後、多重化回路
において多重化されるので、シリアルデータをシリアル
なＰＮパターンによってスクランブルしたものと同一の
シリアルデータが、第９図の構成によって得られる。
用例を示すものである。第９図は、並列度９の並列入力
データｄｉ、ｄ２． ・・・ｄ９を多重化してシリア
ルに伝送する際に、シリアルデータをシリアルなＰＮパ
ターンによってスクランブルする代わりに、多重化する
前の並列度９の並列入力データｄ１．ｄ２． ・・・
ｄ９を、第８図の回路の並列出力ｒ１〜ｒ９によって、
それぞれスクランブルする（排他的論理和をとる）。前
述のように、第８図の回路の並列出力ｒ１〜ｒ９は、パ
ラレル／シリアル変換することにより直列ＰＮパターン
の所定の長さの部分に等しくなるような並列パターンで
あり、さらに、第９図の並列入力データｄｌ、ｄ２．
・・・ｄ９は、上記のスクランブルの後、多重化回路
において多重化されるので、シリアルデータをシリアル
なＰＮパターンによってスクランブルしたものと同一の
シリアルデータが、第９図の構成によって得られる。
本発明の直列ＰＮパターン並列発生回路によれば、任意
の次数の直列ＰＮパターンを該ＰＮパターンの次数より
大きい任意の幅で並列に出力することができるように構
成することができる。
の次数の直列ＰＮパターンを該ＰＮパターンの次数より
大きい任意の幅で並列に出力することができるように構
成することができる。
第１図は、本発明による直列ＰＮパターン並列発生回路
の構成方法の基本手順を示す図、第２図は、ｎ段の帰還
型シフトレジスタ回路の構成を示す図、 第３図は、ｎ段の帰還型シフトレジスタ回路の最終段の
レジスタの出力に直列にｐ−ｎ個のレジスタからなるｐ
−ｎ段のシフトレジスタを接続してなるｐ段の帰還型シ
フトレジスタ回路の構成を示す図、 第４Ａ図および第４Ｂ図は、それぞれ、第３図に１例を
示すような、ｎ段の帰還型シフトレジスタ回路の最終段
のレジスタの出力に直列にｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰還型
シフトレジスタ回路を構成するｐ個のレジスタの各々の
入力値を要素とする数ベクトルと、該ｐ個のレジスタの
各々の出力値を要素とする数ベクトルとの関係を示す正
方行列を表現する２つの方法を示す図、第５図は、生成
多項式Ｘ″＋Ｘ’ ＋１に基づく、周期２″−１のＭ系
列発生回路（帰還型シフトレジスタ回路）に９−７＝２
段のシフトレジスタを直列に接続した構成を示す図、 第６図は、第５図の構成の各レジスタの入力値ｄｌ、
ｄ２． ・・・ｄｎ、 ・・・ｄｐを要素とする
数ベクトルと、これらの出力値Ｑ１．Ｑ２゜・・ｑｎ、
・・・ｑｐを要素とする数ベクトルｑとの関係を示す図
、 第７図は、第６図の正方行列Ａをｐ乗した行列Ａ’、
ｉ６よび、さらに、行列Ａ’によって求められた、目的
の回路の各レジスタへの入力値ｄｉ、ｄ２、・・・ｄｎ
、 ・・・ｄｐの各レジスタの出力値ｑｌ、ｑ２．
・・・ｑｎ、 ・・・ｑｐによる表現を示す図、 第８図は、第７図の入出力関係を有する直列ＰＮパター
ン並列発生回路の構成を示す図、そして、第９図は、第
８図の直列ＰＮパターン並列発生回路の応用例を示す図
である。 〔符号の説明〕 ＦＦＩ〜Ｆ Ｆ ９．、、−フリップフロップ回路、２
０〜２９８０２回路、 ３０ 直列ＰＮパターン並列発生回路、５０−・多重化
回路。 第１ 回 出力値からなる数ベクトルｑとの関係を示す正方行列Ａ
を示す同第４Ｂ回 第５図の各レジスタの入力値を要素とする数ベクトルと
出力値を要素とする数ベクトルとの関係を示す図第６図 第 回
の構成方法の基本手順を示す図、第２図は、ｎ段の帰還
型シフトレジスタ回路の構成を示す図、 第３図は、ｎ段の帰還型シフトレジスタ回路の最終段の
レジスタの出力に直列にｐ−ｎ個のレジスタからなるｐ
−ｎ段のシフトレジスタを接続してなるｐ段の帰還型シ
フトレジスタ回路の構成を示す図、 第４Ａ図および第４Ｂ図は、それぞれ、第３図に１例を
示すような、ｎ段の帰還型シフトレジスタ回路の最終段
のレジスタの出力に直列にｐ−ｎ個のレジスタからなる
ｐ−ｎ段のシフトレジスタを接続してなるｐ段の帰還型
シフトレジスタ回路を構成するｐ個のレジスタの各々の
入力値を要素とする数ベクトルと、該ｐ個のレジスタの
各々の出力値を要素とする数ベクトルとの関係を示す正
方行列を表現する２つの方法を示す図、第５図は、生成
多項式Ｘ″＋Ｘ’ ＋１に基づく、周期２″−１のＭ系
列発生回路（帰還型シフトレジスタ回路）に９−７＝２
段のシフトレジスタを直列に接続した構成を示す図、 第６図は、第５図の構成の各レジスタの入力値ｄｌ、
ｄ２． ・・・ｄｎ、 ・・・ｄｐを要素とする
数ベクトルと、これらの出力値Ｑ１．Ｑ２゜・・ｑｎ、
・・・ｑｐを要素とする数ベクトルｑとの関係を示す図
、 第７図は、第６図の正方行列Ａをｐ乗した行列Ａ’、
ｉ６よび、さらに、行列Ａ’によって求められた、目的
の回路の各レジスタへの入力値ｄｉ、ｄ２、・・・ｄｎ
、 ・・・ｄｐの各レジスタの出力値ｑｌ、ｑ２．
・・・ｑｎ、 ・・・ｑｐによる表現を示す図、 第８図は、第７図の入出力関係を有する直列ＰＮパター
ン並列発生回路の構成を示す図、そして、第９図は、第
８図の直列ＰＮパターン並列発生回路の応用例を示す図
である。 〔符号の説明〕 ＦＦＩ〜Ｆ Ｆ ９．、、−フリップフロップ回路、２
０〜２９８０２回路、 ３０ 直列ＰＮパターン並列発生回路、５０−・多重化
回路。 第１ 回 出力値からなる数ベクトルｑとの関係を示す正方行列Ａ
を示す同第４Ｂ回 第５図の各レジスタの入力値を要素とする数ベクトルと
出力値を要素とする数ベクトルとの関係を示す図第６図 第 回
Claims (1)
- 【特許請求の範囲】 １、ｐ，ｎおよびｍをｐ＞ｎ＞ｍを満足する自然数とす
るとき、 ｎ個のレジスタからなるｎ段のシフトレジスタと、前記
シフトレジスタにおける最終段のレジスタ出力と第ｍ段
目のレジスタ出力との排他的論理和を第１段目のレジス
タに印加するＥＯＲ回路とを有してなるｎ次の帰還型シ
フトレジスタ回路、および、前記ｎ段のシフトレジスタ
の最終段のレジスタの出力に直列に接続され、ｐ−ｎ個
のレジスタからなるｐ−ｎ段のシフトレジスタから構成
されるｐ段の帰還型シフトレジスタにおけるｐ個のレジ
スタの各々の入力の値からなるｐ次元の数ベクトルと、
該ｐ個のレジスタの各々の出力の値からなるｐ次元の数
ベクトルとの関係を表現するｐ×ｐ次元の正方行列をｐ
乗した正方行列によって、ｐ個のレジスタの各々の入力
の値からなるｐ次元の数ベクトルと、該ｐ個のレジスタ
の各々の出力の値からなるｐ次元の数ベクトルとの関係
が前記ｐ乗した正方行列により示されるように各レジス
タの入力および出力が互いに接続されるｐ段のシフトレ
ジスタ、および、前記ｐ乗した正方行列により示される
接続関係を実現するＥＯＲ回路を有してなることを特徴
とする直列ＰＮパターン並列発生回路。 ２、前記正方行列と数ベクトルとの演算の際に、加算は
排他的論理和により行い、該加算に対応する接続はＥＯ
Ｒ回路により行う請求項１記載の直列ＰＮパターン並列
発生回路。３、前記入力の値からなる数ベクトルは、前
記ｐ段の帰還型シフトレジスタにおけるデータの流れの
順、または逆順に対応して前記ｐ個のレジスタの各々の
入力の値を要素として構成され、前記出力の値からなる
数ベクトルは、前記ｐ段の帰還型シフトレジスタにおけ
る前記データの流れの順、または逆順に対応して前記ｐ
個のレジスタの各々の出力の値を要素として構成される
請求項１記載の直列ＰＮパターン並列発生回路。 ４、ｐ，ｎおよびｍをｐ＞ｎ＞ｍを満足する自然数とす
るとき、 ｎ個のレジスタからなるｎ段のシフトレジスタと、前記
シフトレジスタにおける最終段のレジスタ出力と第ｍ段
目のレジスタ出力との排他的論理和を第１段目のレジス
タに印加するＥＯＲ回路とを有してなるｎ次の帰還型シ
フトレジスタ回路、および、前記ｎ段のシフトレジスタ
の最終段のレジスタの出力に直列に接続され、ｐ−ｎ個
のレジスタからなるｐ−ｎ段のシフトレジスタから構成
されるｐ段の帰還型シフトレジスタを構成する第１のス
テップ（１）と、 前記ｐ段の帰還型シフトレジスタにおけるｐ個のレジス
タの各々の入力の値からなるｐ次元の数ベクトルと、該
ｐ個のレジスタの各々の出力の値からなるｐ次元の数ベ
クトルとの関係を表現するｐ×ｐ次元の正方行列を求め
る第２のステップ（２）と、 前記正方行列をｐ乗した正方行列を求める第３のステッ
プ（３）と、 ｐ個のレジスタの各々の入力の値からなるｐ次元の数ベ
クトルと、該ｐ個のレジスタの各々の出力の値からなる
ｐ次元の数ベクトルとの関係が前記ｐ乗した正方行列に
より示されるように各レジスタの入力および出力を互い
に接続する第４のステップ（４）とを有することを特徴
とする直列ＰＮパターン並列発生回路の構成方法。 ５、前記正方行列と数ベクトルとの演算の際に、加算は
排他的論理和により行い、該加算に対応する接続はＥＯ
Ｒ回路により行う請求項４記載の直列ＰＮパターン並列
発生回路の構成方法。 ６、前記入力の値からなる数ベクトルは、前記ｐ段の帰
還型シフトレジスタにおけるデータの流れの順、または
逆順に対応して前記ｐ個のレジスタの各々の入力の値を
要素として構成され、前記出力の値からなる数ベクトル
は、前記ｐ段の帰還型シフトレジスタにおける前記デー
タの流れの順、または逆順に対応して前記ｐ個のレジス
タの各々の出力の値を要素として構成される請求項４記
載の直列ＰＮパターン並列発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164282A JPH0454720A (ja) | 1990-06-25 | 1990-06-25 | 直列ｐｎパターン並列発生回路、および、該回路の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164282A JPH0454720A (ja) | 1990-06-25 | 1990-06-25 | 直列ｐｎパターン並列発生回路、および、該回路の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454720A true JPH0454720A (ja) | 1992-02-21 |
Family
ID=15790136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164282A Pending JPH0454720A (ja) | 1990-06-25 | 1990-06-25 | 直列ｐｎパターン並列発生回路、および、該回路の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092979B1 (en) | 1999-07-10 | 2006-08-15 | Samsung Electronics Co., Ltd. | Random data generator and scrambler using the same, and method therefore |
-
1990
- 1990-06-25 JP JP2164282A patent/JPH0454720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092979B1 (en) | 1999-07-10 | 2006-08-15 | Samsung Electronics Co., Ltd. | Random data generator and scrambler using the same, and method therefore |
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