JPS5812187A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5812187A JPS5812187A JP56108447A JP10844781A JPS5812187A JP S5812187 A JPS5812187 A JP S5812187A JP 56108447 A JP56108447 A JP 56108447A JP 10844781 A JP10844781 A JP 10844781A JP S5812187 A JPS5812187 A JP S5812187A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address conversion
- conversion table
- instruction
- operand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理システムのアドレス変換方式、さら
に詳しく云えば命令用とオペランド用とに分離されたア
ドレス変換テーブルを持つ情報処理装置に関する。
に詳しく云えば命令用とオペランド用とに分離されたア
ドレス変換テーブルを持つ情報処理装置に関する。
従来、この種の情報地理装置では、命令用アドレス変換
テーブルとオペランド用アドレス変換用テーブルの動作
は独立であり、相互のテーブル上Ｋｊｌｌｌｌされえ論
理アドレスと物理アドレスの変換対はそれぞれ関連を持
たない。
テーブルとオペランド用アドレス変換用テーブルの動作
は独立であり、相互のテーブル上Ｋｊｌｌｌｌされえ論
理アドレスと物理アドレスの変換対はそれぞれ関連を持
たない。
し九がって、一方のアドレス変換テーブルで見つけられ
ない変換対が他方のアドレス変換テーブル上に存在して
いても、その都度メ毫り上のアドレス変換テーブルを参
照する必要が生じ、性能を低下させる原因となっていた
。
ない変換対が他方のアドレス変換テーブル上に存在して
いても、その都度メ毫り上のアドレス変換テーブルを参
照する必要が生じ、性能を低下させる原因となっていた
。
本発−の目的は、アドレス変換テーブルで対応する物理
アドレスの変換対が見つからない場合、メモリ上のアド
レス変換テーブルを参照する割〉金いを従来よシ少なく
できる情報処理装置を提供することにある。
アドレスの変換対が見つからない場合、メモリ上のアド
レス変換テーブルを参照する割〉金いを従来よシ少なく
できる情報処理装置を提供することにある。
前記目的を達成するために、本発明による情報処理シス
テム拡命令しジスーの内容にしたがって、メモリに対す
るアクセス位置を暗示する論理アドレスを生成するアド
レス生成機構と、命令用に１履アドレスをメモリに対す
るアクセス位置を明示する物理アドレスに変換する丸め
の命令用アドレス変換チーシルと、オペランド用に論理
アドレスをメモリに対するアクセス位置を明示するｖＩ
ＪＩｌアドレスに変換するためのオペランド用アドレス
変換テーブルを持ち、命令用アドレス変換テーブルにお
けゐアドレス変換とオペランド用アドレス変換テーブル
におけるアドレス変換を並列に行なう情報処理システム
において、前記命令用アドレス変換テーブルとオペラン
ド用アドレス変換テーブルとを、一方のアドレス変換テ
ーブルから所定の出力があったとき、他方のアドレス変
換テーブルに所定の指示をする接続回路によって接続し
、前記アトＶＸ変換時、一方のアドレス変換テーブルに
お−いて対応する物理アドレスの変換対が見つからない
場合、他方のアドレス変換テーブルの内容を参照するよ
うに構成しである。
テム拡命令しジスーの内容にしたがって、メモリに対す
るアクセス位置を暗示する論理アドレスを生成するアド
レス生成機構と、命令用に１履アドレスをメモリに対す
るアクセス位置を明示する物理アドレスに変換する丸め
の命令用アドレス変換チーシルと、オペランド用に論理
アドレスをメモリに対するアクセス位置を明示するｖＩ
ＪＩｌアドレスに変換するためのオペランド用アドレス
変換テーブルを持ち、命令用アドレス変換テーブルにお
けゐアドレス変換とオペランド用アドレス変換テーブル
におけるアドレス変換を並列に行なう情報処理システム
において、前記命令用アドレス変換テーブルとオペラン
ド用アドレス変換テーブルとを、一方のアドレス変換テ
ーブルから所定の出力があったとき、他方のアドレス変
換テーブルに所定の指示をする接続回路によって接続し
、前記アトＶＸ変換時、一方のアドレス変換テーブルに
お−いて対応する物理アドレスの変換対が見つからない
場合、他方のアドレス変換テーブルの内容を参照するよ
うに構成しである。
前記構成によれば、メモリ上のアドレス変換テーブルの
読出しを従来に比較し減らすことができ、本発明Ｏ目的
を完全に達成することができる。
読出しを従来に比較し減らすことができ、本発明Ｏ目的
を完全に達成することができる。
以下、図面を参照して本発明をさらに詳しく説明する・
第１図は、本発明による情報処理装置の実施例を示す図
であ夛、まずその構成より説明する。
であ夛、まずその構成より説明する。
図において、（資）はアドレス生成機構であ）、命令ア
ドレスバスーを有する命令アドレス生成機＃１１０と、
命令レジスタを有するオペランドアドレス生成機構１５
を含む− 加、聾はともにアドレス変換テーブルであシ、鰺は命令
用に、２ｓｌｆオペランド用に用意されている。 命令
用アドレス変換テーブル加と、オペランド用アドレス変
換テーブル５はその名の通如使用目的Ｆｉ異なっている
が、構造は互に変わるところはない。
ドレスバスーを有する命令アドレス生成機＃１１０と、
命令レジスタを有するオペランドアドレス生成機構１５
を含む− 加、聾はともにアドレス変換テーブルであシ、鰺は命令
用に、２ｓｌｆオペランド用に用意されている。 命令
用アドレス変換テーブル加と、オペランド用アドレス変
換テーブル５はその名の通如使用目的Ｆｉ異なっている
が、構造は互に変わるところはない。
各アドレス変換テーブルは、それぞれ良く知られている
実現手ＲＫよって構成されている。
実現手ＲＫよって構成されている。
（資）は命令用アドレス変換テーブル加およびオペラン
ド用アドレス変換テーブル６０両方から同時にアクセス
可能なメモリ装置であり、命令用とオペランド用のそれ
ぞれの領域を持ち、さらに使用ａｍの低い多数のアドレ
ス変換テーブルが格納されている。
ド用アドレス変換テーブル６０両方から同時にアクセス
可能なメモリ装置であり、命令用とオペランド用のそれ
ぞれの領域を持ち、さらに使用ａｍの低い多数のアドレ
ス変換テーブルが格納されている。
このメモリ装置はバッファメモリを含んだ構成にするこ
とができる。
とができる。
この場合、バッファメモリは１個でも、命令用とオペラ
ンド用にそれぞれ設けても良い。
ンド用にそれぞれ設けても良い。
７０ｄ接続回路であり、命令用アドレス変換テーブル加
とオペランド用アドレ奏季−ブル筋の相互間を接続して
いる。 接続回路７ｏは、命令用アドレス変換テーブル
鰺あるいはオペランド用アドレス変換テープｋｍからの
対応する物理アドレス変換対が見つからない旨を表示す
る信号を受信して、他の１方Ｏアドレス変換テーブルの
内容を参照するための信号を出力する。
とオペランド用アドレ奏季−ブル筋の相互間を接続して
いる。 接続回路７ｏは、命令用アドレス変換テーブル
鰺あるいはオペランド用アドレス変換テープｋｍからの
対応する物理アドレス変換対が見つからない旨を表示す
る信号を受信して、他の１方Ｏアドレス変換テーブルの
内容を参照するための信号を出力する。
匍は演算回路である。
次に履を追って動作を説明する。
まずはじめに、命令の読み出しについて説明する。
命令アドレス生成機構１０によ勤、例えば論理アドレス
表が生成されたとする。
表が生成されたとする。
この論理アドレスム嬬アドレスバス１Ｇ１ Ｋ ヨｌｉ
、命令アドレス変換テーブル加に供給され、論理アドレ
ス人に対応する物理アドレスＡＩの変換対が索引される
。
、命令アドレス変換テーブル加に供給され、論理アドレ
ス人に対応する物理アドレスＡＩの変換対が索引される
。
ここで、対応する物理アドレス＾の変換対が見りかつ九
場合は、アドレスバス２０１を介して、この物理アドレ
ス表１をメモリ装置薗に送出し、メモリ装置圓の内容を
データバス８０１Ｋｍｌ出す。 読み出されえ命令は、
オペランドアドレス生成１１４＄１１５内の命令レジス
タに格納される。
場合は、アドレスバス２０１を介して、この物理アドレ
ス表１をメモリ装置薗に送出し、メモリ装置圓の内容を
データバス８０１Ｋｍｌ出す。 読み出されえ命令は、
オペランドアドレス生成１１４＄１１５内の命令レジス
タに格納される。
を九、命令アドレス変換テーブル薗で論理アドレス五に
対応する物理アドレス五１の変換対が見つから１１／ｌ
場合は、アドレスＡＸ麺鵞を介して論理アドレス五をＩ
Ｉ！続回路？ＯＫ送出するとともに接続回路ｎｏ動作開
始を指示する。
対応する物理アドレス五１の変換対が見つから１１／ｌ
場合は、アドレスＡＸ麺鵞を介して論理アドレス五をＩ
Ｉ！続回路？ＯＫ送出するとともに接続回路ｎｏ動作開
始を指示する。
接Ｉｉ１回路（２）は、論理アドレス五を受信するとオ
ペランド用アドレス変換テーブル２５に対し、オペラン
ドアドレス生成機構ルからの要求Ｏ受付けを停止するよ
う指示するとともに、アドレスバス７０１を介して論理
アドレス五を供給し、対応する物理アドレス＾の索引を
指示する。
ペランド用アドレス変換テーブル２５に対し、オペラン
ドアドレス生成機構ルからの要求Ｏ受付けを停止するよ
う指示するとともに、アドレスバス７０１を介して論理
アドレス五を供給し、対応する物理アドレス＾の索引を
指示する。
オペランド用アドレス変換テーブルｂでは、論理アドレ
ス五に対応すゐ物理アトｖＸＲが索引される。 ζζで
一対応する変換対が存在する場合と存在しない場合があ
る。
ス五に対応すゐ物理アトｖＸＲが索引される。 ζζで
一対応する変換対が存在する場合と存在しない場合があ
る。
存在する場合は見つけることができるので、アドレスバ
スｚｓｇを介して物理アドレス五１を接続回路？ＯＫ送
出し、アドレスバス７０雪を介して命令アドレス変換テ
ーブル粉に送出する。
スｚｓｇを介して物理アドレス五１を接続回路？ＯＫ送
出し、アドレスバス７０雪を介して命令アドレス変換テ
ーブル粉に送出する。
これにより、命令アドレス変換テーブル鶴内には、物理
アトＶメム１が展開されるとと４Ｋ、アドレスバス鱒１
を介して物理アドレス五１がメモｖａｔｓに送出され、
メモリ装置（資）の内容がデーーメス＄・１ｅＣＩｌ拳
幽される。 そして読み出され大命令は、オペランドア
ドレス生成１１１＄１１５内Ｏ命令レジメーに格納され
る。
アトＶメム１が展開されるとと４Ｋ、アドレスバス鱒１
を介して物理アドレス五１がメモｖａｔｓに送出され、
メモリ装置（資）の内容がデーーメス＄・１ｅＣＩｌ拳
幽される。 そして読み出され大命令は、オペランドア
ドレス生成１１１＄１１５内Ｏ命令レジメーに格納され
る。
一方、オペランド用アドレス変換テーブル篇において、
対応する変換対が見つからない場合はアドレスバメ意Ｓ
雪を介してそのＷが接続回路んに知らされる。
対応する変換対が見つからない場合はアドレスバメ意Ｓ
雪を介してそのＷが接続回路んに知らされる。
接続回路７０は、オペランド用アドレス変換テーブル２
ｓおよび命令用アドレス変換テーブル加に存在し危い旨
の信号によ）、情報処理装置鯛有のアドレス変換子１［
ＫＬ九がい、メモ９装置齢のアドレス変換テーブルの読
み出しアドレスを順次生成し、アドレスバスフ０３によ
）メモ９装置齢の内容をデー−メスＳｅｔに順次読み出
し、結果をアドレスバス７Ｈを介して命令アドレス変換
テーブル鰺に送出する。
ｓおよび命令用アドレス変換テーブル加に存在し危い旨
の信号によ）、情報処理装置鯛有のアドレス変換子１［
ＫＬ九がい、メモ９装置齢のアドレス変換テーブルの読
み出しアドレスを順次生成し、アドレスバスフ０３によ
）メモ９装置齢の内容をデー−メスＳｅｔに順次読み出
し、結果をアドレスバス７Ｈを介して命令アドレス変換
テーブル鰺に送出する。
これによ）、命令アドレス変換テーブル飾内には、物１
アドレスにが展−されるとともに、アドレスバス２０１
を介して物理アドレス五がメモり鋏置帥に送出され、メ
モリ装置８ｏの内容がデータパＪＩ−■ＩＫ読み出され
る。 そして読み出され大命令は、オペランドアドレス
化ｍａｓｔｓの命令レジスタに格納される。
アドレスにが展−されるとともに、アドレスバス２０１
を介して物理アドレス五がメモり鋏置帥に送出され、メ
モリ装置８ｏの内容がデータパＪＩ−■ＩＫ読み出され
る。 そして読み出され大命令は、オペランドアドレス
化ｍａｓｔｓの命令レジスタに格納される。
以上のようにして１命令読み出し時のアドレス変換拡命
令用アドレス変換テーブル加、オペランド用アドレス変
換テーブル２！ｓＯ双方を参照して実施される。
令用アドレス変換テーブル加、オペランド用アドレス変
換テーブル２！ｓＯ双方を参照して実施される。
次に、オペランドの読み出し時のアドレス変換も同様Ｏ
手順で実施される。
手順で実施される。
友だし、この場合はオペランド用アドレス変換テープｋ
ｇ５で索引された優、対応する変換対がない場合は命令
用アドレス変換テーブル鶴で、変換対が索引されること
Ｋなる。
ｇ５で索引された優、対応する変換対がない場合は命令
用アドレス変換テーブル鶴で、変換対が索引されること
Ｋなる。
なお、メモリ装置よ）読み出されたデー−は、演算囲路
１０にも供給される。
１０にも供給される。
以上詳しく説明し丸ように１本発明は命令アドレス＊線
テーブルとオペランド用アドレス変換テーブルを相互に
接続することによＬ各々のテーブル上にある変換対の数
を見かけ上増しメモリ上のアドレス変換テーブルを参照
する割〉金いを減らすことによル、高速のアドレス変換
を可能としている。
テーブルとオペランド用アドレス変換テーブルを相互に
接続することによＬ各々のテーブル上にある変換対の数
を見かけ上増しメモリ上のアドレス変換テーブルを参照
する割〉金いを減らすことによル、高速のアドレス変換
を可能としている。
礪ＥＩｏ簡単な説明
第１ｒｊＡは本発＠による情報処理装置の一実施例を示
すプロッタ図である・ １０−＠令アドレスレジスーを含む命令アドレス生成機
構 七−命令レジスタを含むオペランドアドレス生成機構 加−命令用アドレス変換テーブル 爲・・・オペランド用アドレス変換テーブル（資）−ア
ドレス生成機構 判−・接続回路 齢−・メ％９装置９０−演算回
路 ｔｏｎ、 ＺＮＺｓ ２Ｏ２％ ２１Ｊ２、ｚｓｘ、２
ｒ１２、’ｊＯＺ、７０雪、丁０３−アドレスパス Ｍｌ−デー−バス 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 牙１ｍ スｎ
すプロッタ図である・ １０−＠令アドレスレジスーを含む命令アドレス生成機
構 七−命令レジスタを含むオペランドアドレス生成機構 加−命令用アドレス変換テーブル 爲・・・オペランド用アドレス変換テーブル（資）−ア
ドレス生成機構 判−・接続回路 齢−・メ％９装置９０−演算回
路 ｔｏｎ、 ＺＮＺｓ ２Ｏ２％ ２１Ｊ２、ｚｓｘ、２
ｒ１２、’ｊＯＺ、７０雪、丁０３−アドレスパス Ｍｌ−デー−バス 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 牙１ｍ スｎ
Claims (1)
- 命令レジスタの内容にしたがって、メモリに対するアク
セス位置を暗示する論理アドレスを生成するアドレス生
成機構と、命令用に論理アドレスをメモリに対するアク
セス位置を明示する１環アドレスに変換するための命令
用アドレス変換テーブルと、オペランド用に論理アドレ
スをメモリに対するアクセス位置を明示する物理アドレ
スに変換する丸めのオペランド用アドレス変換テーブル
を持ち、命令用アドレス変換テーブルＫ＞ｆｆるアドレ
ス変換とオペランド用アドレス変換テーブルにおけるア
ドレス変換を並列に行なう情報処理システムにおいて、
前記命令用アドレス変換テーブルとオペランド用アドレ
ス変換テーブルとを、一方のアドレス変換テーブルから
所定の出力があり九とき、他方のアドレス変換テーブル
に所定の指示をする接続回路によって接続し、前記アド
レス変換時、一方のアドレス変換テーブルにおいて対応
する物理アドレスの変換対が見つからない場合、他方の
アドレス変換テーブルの内容を参照するように構成し九
ことを特徴とする情報処理装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108447A JPS5812187A (ja) | 1981-07-10 | 1981-07-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108447A JPS5812187A (ja) | 1981-07-10 | 1981-07-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812187A true JPS5812187A (ja) | 1983-01-24 |
Family
ID=14485007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108447A Pending JPS5812187A (ja) | 1981-07-10 | 1981-07-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222969A (ja) * | 1986-03-26 | 1987-09-30 | Mitsubishi Heavy Ind Ltd | 輪転印刷機 |
| JPS62222344A (ja) * | 1986-03-25 | 1987-09-30 | Hitachi Ltd | アドレス変換機構 |
| JPS6312567A (ja) * | 1986-07-01 | 1988-01-19 | Toppan Printing Co Ltd | 折丁の製造方法 |
-
1981
- 1981-07-10 JP JP56108447A patent/JPS5812187A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222344A (ja) * | 1986-03-25 | 1987-09-30 | Hitachi Ltd | アドレス変換機構 |
| JPS62222969A (ja) * | 1986-03-26 | 1987-09-30 | Mitsubishi Heavy Ind Ltd | 輪転印刷機 |
| JPS6312567A (ja) * | 1986-07-01 | 1988-01-19 | Toppan Printing Co Ltd | 折丁の製造方法 |
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