JPH0456138A - バイポーラ・ｃ―ｍｉｓ複合型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バイポーラ・Ｃ−ＭＩＳ複合型半導体装置とその製造方
法との改良、特に、スイッチング速度を向上する改良に
関し、 高性能で安定性の高いバイポーラ・Ｃ−Ｍ　Ｉ　Ｓ複合
型半導体装置とその製造方法とを提供することを目的と
し、 ＰチャンネルＭＩＳ型半導体装置に＼Ｐ＼バイポーラ型
半導体装置が接続されてなり、ＮチャンネルＭＩＳ型半
導体装置にＰＮＰバイポーラ型半導体装置が接続されて
なり、前記のＰＮＰバイポーラ型半導体装置または前記
のＮＰＮバイポーラ型半導体装置のヘース層厚は１ｎ以
下であるバイポーラ・Ｃ−Ｍ　Ｉ　Ｓ複合型半導体装置
とその製造方法とをもって構成される。

〔産業上の利用分野〕

本発明は、バイポーラ・Ｃ−ＭＴＳ複合型半導体装置及
びその製造方法の改良、特に、スイッチング速度を向上
する改良に関する。

〔従来の技術〕

従来のバイポーラ・Ｃ−ＭＩＳ複合型半導体装置は、第
２図に示すように、ＰチャンスルＭＩＳ型半導体装置（
以下、Ｐ−ＭＩＳ−Ｔｒと云う。

）とＮチャンネルＭＩＳ型半導体装置（以下、へＭＩＳ
−Ｔｒと云う。）とにそれぞれＮＰＮバイポーラ型半導
体装置（以下、Ｎ　Ｐ　Ｎ−Ｔ　ｒと云う。）を組み合
わせた構成となっている。

近年、ＭＩＳ型半導体装置のゲート長がサブミクロン化
されるにともない、ホットエレクトロンの発生による信
頼性の低下が問題になってきている。

〔発明が解決しようとする課題〕

ゲート長のサブミクロン化による信頼性の低下を防くに
は、電源電圧をこれまでの５■から３■程度に低下させ
ればよいが、電源電圧を低下させると、第４回のグラフ
Ａに示すように、バイポーラ・Ｃ−Ｍ　Ｉ　Ｓ複合型半
導体装置の遅延時間ｔ□が長くなり、スイッチング速度
が低下するという問題が発生する。

この問題を解決するには、第３図に示すように、Ｎ−Ｍ
［ＳＴｒ　　１０２に接続するバイポーラ型半導体装置
として、従来のＮＰＮ−Ｔｒ２０１に代えて、遮断周波
数ｒ、が０．５ＧＨｚ以上のＰ　Ｎ　Ｐ−Ｔ　ｒ２０２
を接続する方法がを効である。その理由は、第２図に示
すように、Ｎ−ＭＩＳ−Ｔｒ　　１０２にＮＰＮ−Ｔｒ
２０１を接続する場合には、動作時にＮＰＮ−Ｔｒ２０
１のエミッタヘース間に発生する電圧によってＮ−ＭＴ
Ｓ−Ｔｒ　　１０２のソース電圧が上昇し、ソース・ド
レイン間に印加される電圧が低下してスイッチング速度
が低下するが、第３図に示すように、Ｎ−ＭＩＳ−Ｔｒ
　　１０２にＰＮＰ　・Ｔｒ２０２を接続する場合には
、Ｎ−ＭＩＳ−Ｔｒ１０２はＰＮＰ−Ｔｒ２０２のエミ
ッタ・ベース間に発生する電圧の影響を受けることがな
く、ソース・ドレイン間に高い電圧が印加されるからで
ある。

ところで、Ｐ−ＭＩＳ−Ｔｒ　　１０１にＮＰＮ−Ｔｒ
　２０１が接続され、Ｎ−ＭＩＳ−Ｔｒ　　１０２にＰ
ＮＰ−Ｔｒ２０２が接続されたバイポーラ・Ｃ−ＭＩＳ
複合型半導体装置の構造は、ＰＮＰ−Ｔｒ２０２の製造
に従来の方法を使用する場合には、第５図の断面図に示
すようになる。図において、２０２はＰＮＰ−Ｔｒであ
り、２０１はＮＰＮ−Ｔｒであり、１０１はＰ−ＭＩＳ
−Ｔｒであり、１０２はＮ−ＭＩＳ−Ｔｒである。

従来の製造方法によれば、ＰＮＰ−Ｔｒ２０２のコレク
タ層２５、ベース層２４及びエミツタ層２３は、それぞ
れ独立の工程をもって製造されるため、工程が繁雑であ
り、また、ＰＮＰ−Ｔｒ２０２の製造工程において実行
される熱処理工程において他のＮＰＮ−Ｔｒ２０１、Ｐ
−ＭＩＳ−Ｔｒ　１０１、及びＮ−ＭＩＳ−Ｔｒ　１０
２が悪影響を受けるため、高性能で、安定性の高いバイ
ポーラ・Ｃ−ＭＴＳ複合型半導体装置を製造することは
困難である。

本発明の目的は、この欠点を解消することにあり、二つ
の独立した目的を有する。

第１の目的は、高性能で安定性の高いバイポーラ・Ｃ−
ＭＩＳ複合型半導体装置を提供することにある。

第２の目的は、高性能で安定性の高いバイポーラ・Ｃ−
Ｍ　Ｉ　Ｓ複合型半導体装置を簡略化された工程をもっ
て製造する方法を提供することにある。

［課題を解決するための手段〕 上記二つの目的のうち、第１の目的は、Ｐ−ＭＩ　Ｓ　
−Ｔｒ　（１０１）にＮ　Ｐ　Ｎ−Ｔ　ｒ（２０１）か
接続されており、Ｎ−Ｍ　Ｉ　Ｓ　−Ｔ　ｒ　（１０２
）にＰＮＰ−Ｔｒ　（２０２）が接続されており、前記
のＰ　Ｎ　Ｐ−Ｔ　ｒ（２０２）または前記のＮ　Ｐ　
Ｎ　−Ｔ　ｒ　（２０１）のベース層（８）厚はｉｎ以
下であるバイポーラ・Ｃ−Ｍ■Ｓ複合型半導体装置によ
って達成される。

上記二つの目的のうち、第２の目的は、−導電型半導体
基板（１）上に反対導電型半導体層（３）を１ｎ以下の
厚さに形成し、この反対導電型半導体層（３）上に、Ｐ
　−Ｍ　Ｉ　５−Ｔｒ　（１０１）とＮＭＩＳ−Ｔｒ（
１０２）とＮＰＮ　−Ｔ　ｒ　（２０１）とＰＮＰ　−
Ｔ　ｒ　（２０２）との組の少なくとも１組を、前記の
反対導電型半導体層（３）が前記のＮＰＮ　−Ｔｒ　（
２０１）または前記のＰＮＰ−Ｔｒ　（２０２）のベー
ス層（８）となるように形成し、前記のＰ−ＭＩＳ　−
Ｔ　ｒ　（１０１）と前記のＮＰＮ　−Ｔ　ｒ　（２０
１）とを組み合わせ、前記のＮ−Ｍ　Ｉ　Ｓ　−Ｔ　ｒ
　（１０２）と前記のＰＮＰ　−Ｔ　ｒ　（２０２）と
を組み合わせる工程を有するバイポーラ・Ｃ−ＭＩＳＩ
合型半導体装置の製造方法によって達成される。

〔作用〕

第３図に示すように、Ｎ−ＭＩＳ−Ｔｒ　１０２にＰＮ
Ｐ−Ｔｒ１０２を接続する構成にすることによって、Ｎ
−ＭＩＳ−Ｔｒ　１０２にＮＰＮ−Ｔｒ　２０１を接続
した場合に発生したＮ−ＭＩＳ−Ｔｒｉ０２のソース・
ドレイン間電圧の低下が発生しなくなるため、第４図の
グラフＢに示すように、ｔ：ｌＩＡ電圧３ｖにおいても
遅延時間ｔｅａが増加せず、十分高いスイッチング速度
が得られる。

また、バイポーラ・Ｃ−ＭＩＳ複合型半導体装置を構成
するＰＮＰ−Ｔｒ２０２の製造に関しては、不純物濃度
が２　Ｘ　１０　”／ＣＩ−”以上のｐ型半導体基板ｌ
をコレクタ層として使用し、このｐ型半導体基板１上に
形成する。１ｎ以下の厚さのｎ型半導体層３をベース層
８として使用し、さらに、Ｐ−ＭｒＳ−Ｔｒｌｏｌのソ
ース・ドレインの形成と同一の工程をもってエミツタ層
１３を形成するので、製造工程が簡略化される。また、
ＰＮＩ”Ｔｒ　２０２単独の熱処理工程が不必要である
ため、Ｎ　Ｐ　ｈ・Ｔｒ２０１、Ｐ−ＭＩＳ−Ｔｒ　１
０１、Ｎ　−Ｍ　Ｔ　５−Ｔｒ１０２がＰＮＰ−Ｔｒ２
０２の熱処理による悪影響を受けることがなくなり、高
性能で、安定性の高いバイポーラ・Ｃ−ＭＴＳ複合型半
導体装置が形成される。

〔実施例〕

以下、図面を参照しつ一１本発明の一実施例に係るバイ
ポーラ・Ｃ−ＭＩＳ複合型半導体装置及びその製造方法
について説明する。

第１−１図（ａ）参照 不純物濃度が２　Ｘ　１０　”ａｍ−３程度のｐ型シリ
コン基板ｌのＮＰＮ−ＴｒとＰ−ＭＩＳ−Ｔｒとの形成
領域に、周知の方法を使用してシート抵抗が３０オ一ム
／口程度のｎ゛型埋込み層２を形成する０次に、ＣＶＤ
法を使用して１９２９３７層３を１ｎ厚にエピタキシャ
ル成長し、次いで、周知のＬＯＣＯ５法を使用して素子
分離領域にフィールド酸化膜４を形成する。

第１−１図（ｂ）参照 １９２９３７層３のＮ−ＭＩＳ−Ｔｒ型半導体装置形成
領域とチャンネルストップ層形成領域とＰＮＰ−Ｔｒの
コレクタ電極コンタクト領域形成領域とにボロンをドー
ズ量Ｉ　Ｘ　１０　ｌ３ｅｌｌ−”をもってイオン注入
し、ｐ型ウェル５とチャンネルストップ層６とＰＮＰ−
Ｔｒのコレクタ電極コンタクトａ域７とを形成する０次
にＰＮＰ−Ｔｒ形成領域の１９２９３７層３にリンをド
ーズ量１×ＩＱ　”Ｃｍ−”をもってイオン注入してｎ
型ヘース層８を形成し、次いで、ＮＰＮ−Ｔｒのコレク
タ電極コンタクト領域形成領域にリンをドーズ量１×１
０１１０１Ｓ”をもってイオン注入してｎ゛型コレクタ
電極コンタクト領域９を形成する。

第１−２図（ｃ）参照 １９２９３７層３の表面を酸化して薄い酸化膜１０を形
成した後、多結晶シリコン層を形成し、この多結晶シリ
コン層をパターニングしてＰ−ＭＩＳ−ＴｒとＮ−ＭＩ
Ｓ−Ｔｒとの形成領域にそれぞれゲート電極１１を形成
する。次に、Ｐ−ＭＩＳ・Ｔｒのソース・トレイン形成
領域とＰＮＰ−Ｔｒのエミツタ層形成領域とにボロンを
ドーズ量ＩＸ　１０−１０−１Ｓ”をもってイオン注入
し、Ｐ−ＭＩＳ−Ｔｒのソース・ドレイン１２とＰＮＰ
−Ｔｒのエミツタ層１３とを形成する。

第１−２図（ｄ）図参照 ＮＰＮ−Ｔｒのベース層形成領域にポロンをドーズ量”
　１０　ｌ３ＣＩ−”をもってイオン注入してＮＰＮ−
Ｔｒのベース層１４を形成し、次いで、ＮＰＮ−Ｔｒの
エミツタ層形成領域とＮ−Ｍ　Ｔ　Ｓ・Ｔｒのソース・
ドレイン形成領域とＰＮＰ−Ｔｒのベース拡散層形成領
域とにヒ素をドーズ量１×１０”ＣＩ−”をもってイオ
ン注入してＮＰＮ・Ｔｒのエミツタ層１５とＮ−Ｍ　Ｉ
　Ｓ・Ｔｒのソース　ドレイン１６とＰＮＰ−Ｔｒのベ
ース拡散層１７とを形成する。次に、ＰＳＧ等の絶縁膜
１８を形成し、これをパターニングして電極コンタクト
領域に開口を形成した後、アルミニウム膜を形成し、こ
れをバターニングしてエミッタ電極１９、ヘース電極２
０、コレクタ電３２１、及びソース・ドレイン電極２２
を形成し、ＰＭＩＳ−Ｔｒ型半導体装置とＮＭＩＳ、Ｔ
ｒとＮＰＮ−ＴｒとＰＮＰ−Ｔｒとからなるバイポーラ
・Ｃ−Ｍ　Ｉ　Ｓ複合型半導体装置を完成する。

〔発明の効果］ 以上説明せるとおり、本発明に係るバイポーラ・Ｃ−Ｍ
ＩＳ複合型半導体装置及びその製造方法においては、Ｎ
−ＭＩＳ−Ｔｒ型半導体装置にはＰＮＰ−Ｔｒが接続さ
れているため、信顧性を高めるために電源電圧を下げて
もスインチング速度は低下することがなく、また、バイ
ポーラ・ＣＭＩＳ複合型半導体装置を構成するＰＮＰ−
Ｔｒは一導電型半導体基板をコレクタ層として使用し、
その上に形成される１μｍ以下の厚さの反対導電型半導
体層をベース層として使用するので、製造工程が簡略化
され、さらに、ＰＮＰ−Ｔｒの単独の熱処理工程が不必
要であるため、バイポーラ・Ｃ−ＭＩＳ複合型半導体装
置を構成する他の半導体装置に熱処理の悪影響を及ぼす
ことがなくなり、高性能で安定性の高いバイポーラ・Ｃ
−ＭＩＳ複合型半導体装置が形成される。

【図面の簡単な説明】

第１−１図、第１−２図は、本発明の一実施例に係るバ
イポーラ・Ｃ−Ｍ　Ｉ　Ｓ複合型半導体装置の製造工程
図である。 第２図は、従来技術に係るバイポーラ・Ｃ−ＭＩＳ複合
型半導体装置の回路構成図である。 第３図は、本発明に係るバイポーラ・Ｃ−ＭＩＳ復台型
台型半導体装置路構成図である。 第４図は、バイポーラ・Ｃ−Ｍ　Ｔ　Ｓ複合型半導体装
置の電源電圧と遅延時間との関係を示すグラフである。 第５図は、従来の製造方法を使用して形成されたバイポ
ーラ・Ｃ−Ｍ　Ｉ　Ｓ複合型半導体装置の断面図である
。 １・・・−導電型半導体基板（ｐ型シリコン基板）２・
・・ｎ゛型埋込み層、 ３・・・反対導電型半導体層（ｎ型シリコン層）、４・
・・フィールド酸化膜、 ５・・・ｐ型ウェル、 ６・・・チャンネルストップ層、 ７．９・・・コレクタ電極コンタクト領域、８．１４．
２４・・・ベース層、 ｌＯ・・・酸化膜、 １１・・・ゲート電極、 】２．１６・・・ソース・ドレイン、 １３．１５．２３・・・エミツタ層、 １７・・・ベース拡散層、 １８・・・絶縁膜、 １９・・・エミッタ電極、 ２０・・・ヘース電極、 ２１・・・コレクタ電橋、 ２２・・・ソース・ドレイン電極、 ２５・・・コレクタ層、 １０１　　・・・ＰチャンネルＭＩＳ型半導体装置（Ｐ
ＭＩＳ−Ｔｒ）、 １０２　　・・・ＮチャンネルＭＩＳ型半導体装置（Ｎ
ＭＩＳ−Ｔｒ）　　、 ＮＰＮバイポーラ型半導体装置（ＮＰ Ｎ−Ｔ　ｒ　）、 ＰＮＰバイポーラ型半導体装置（Ｐ ＮＰ−Ｔｒ）。

Claims (1)

1. 【特許請求の範囲】 〔１〕ＰチャンネルＭＩＳ型半導体装置（１０１）にＮ
   ＰＮバイポーラ型半導体装置（２０１）が接続されてな
   り、 ＮチャンネルＭＩＳ型半導体装置（１０２）にＰＮＰバ
   イポーラ型半導体装置（２０２）が接続されてなり、 前記ＰＮＰバイポーラ型半導体装置（２０２）または前
   記ＮＰＮバイポーラ型半導体装置（２０１）のベース層
   （８）厚は１μｍ以下である ことを特徴とするバイポーラ・Ｃ−ＭＩＳ複合型半導体
   装置。 〔２〕一導電型半導体基板（１）上に反対導電型半導体
   層（３）を１μｍ以下の厚さに形成し、該反対導電型半
   導体層（３）上に、ＰチャンネルＭＩＳ型半導体装置（
   １０１）とＮチャンネルＭＩＳ型半導体装置（１０２）
   とＮＰＮバイポーラ型半導体装置（２０１）とＰＮＰバ
   イポーラ型半導体装置（２０２）との組の少なくとも１
   組を、前記反対導電型半導体層（３）が前記ＮＰＮバイ
   ポーラ型半導体装置（２０１）または前記ＰＮＰバイポ
   ーラ型半導体装置（２０２）のベース層（８）となるよ
   うに形成し、 前記ＰチャンネルＭＩＳ型半導体装置（１０１）と前記
   ＮＰＮバイポーラ型半導体装置（２０１）とを組み合わ
   せ、前記ＮチャンネルＭＩＳ型半導体装置（１０２）と
   前記ＰＮＰバイポーラ型半導体装置（２０２）とを組み
   合わせる 工程を有することを特徴とするバイポーラ・Ｃ−ＭＩＳ
   複合型半導体装置の製造方法。