JPH0456313B2

JPH0456313B2 -

Info

Publication number: JPH0456313B2
Application number: JP57225202A
Authority: JP
Inventors: Takatoshi Ishii
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-12-22
Filing date: 1982-12-22
Publication date: 1992-09-08
Also published as: JPS59114589A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は多色グラフイツク表示機能をもつデイ
スプレイ装置に用いられるパターン書込み制御回
路に関する。

〔発明と技術的背景とその問題点〕

従来、グラフイツク表示機能をもつCRTデイ
スプレイ装置におけるビデオRAMへの書込み
は、読出し→修飾→書込みの各制御を必要として
いた。即ち、或る座標上の１ドツトをオン又はオ
フする場合、そのドツトが存在するメモリアドレ
スを計算して、そのアドレスの内容（バイト又は
ワード単位）を読出し、上記座標に相当するビツ
トをオン又はオフするビツト修飾を行なつた後、
そのビツト修飾されたデータをバイト又はワード
単位で上記読出し時と同一のアドレスに書込まな
ければならない。

このように、従来では、ビデオRAMへの表示
データ書込みに対して、読出し、修飾、書込みの
各制御が必要となることから、制御が繁雑とな
り、従つてソフトウエアにかかる負担が大きく、
かつ書込み処理に多くの時間を必要とし、この種
表示システムの高性能化を計る上で大きな妨げと
なつていた。特に多色表示機能をもつ所謂カラー
グラフイツクデイスプレイ装置においては、ビデ
オRAMを複数画面分（例えば16色表示の場合は
４プレーン）設ける必要があり、それぞれのプレ
ーンに対して別個に上記したバイト読出し、ビツ
ト修飾、バイト書込等を行なわなければならない
ことから、上述の各種問題点がより顕著なものと
なつていた。更に、従来では、上記カラーグラフ
イツクデイスプレイ装置において、グラフイツク
スメモリを例えば１画面（プレーン）・16KB（キ
ロバイト）で４プレーン構造とした場合、CPU
側からみた上記メモリアクセスのためのアドレス
空間は、16KB×４＝64KBが必要となり、各プ
レーンのアドレス計算に多くの時間が費されてい
た。

上記した如く、従来のカラーグラフイツクデイ
スプレイ装置においては、パターンの書込み処理
に多くの時間が費され、システムの性能を向上さ
せる上で大きな妨げとなつていた。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、カラ
ーグラフイツク用ビデオRAMへのパターンの書
込み処理を高速化できるパターン書込み制御回路
を提供することを目的とする。

〔発明の概要〕

本発明はカラーグラフイツク用ビデオRAMの
書込み機構に、上記ビデオRAMを色素メモリ単
位、即ちプレーン単位で、複数同時に選択指定
し、それぞれ任意のパターンを同時ち書込む構成
としたもので、これにより、上記ビデオRAMへ
の各色画面毎のパターンの書込みを高速に行なう
ことができる。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを用いたカラーグラフイツク用
ビデオRAM、及びそのコントロール部等よりな
るCRT表示回路、３０はCPU１０とCRT表示回
路２０との間のアドレス（AD）、データ
（DATA）、コントロール信号（CTL）等の転送
に供されるCPUバスである。２１乃至２６は
CRT表示回路２０の内部構成要素をなす機能回
路部である。ここで２１はダイナミツク型のメモ
リにより構成されたカラーグラフイツク用のビデ
オRAM（以下Ｖ−RAMと称す）であり、ここで
は４面（４プレーン）構造として16色表示を可能
とした場合を例にとる。この４面に分けられた各
Ｖ−RAMをここではＶ−RAMプレーンと称す。
この各Ｖ−RAMプレーンは、それぞれが１表示
ドツトを１ビツトとして、各々固有の一色画面分
の表示ドツトデータを貯えるもので、ここでは表
示画面を640ドツト×200本とし、かつ取扱われる
データのビツト幅を８ビツトとしていることか
ら、全体のメモリ容量を16KB（キロバイト）と
し、これを16Kビツトの８個のメモリブロツク
M₀，M₁，……M₇で構成している。２２はCRT
表示部の同期制御を司るCRT表示制御部（以下
CRT−Ｃと称す）である。２３はCRT−Ｃ２２
より発生されるメモリアドレス（MA）とCPU１
０より送られてきたプロセツサアドレス（PA）
とを受けて、その何れか一方を選択し、Ｖ−
RAMアドレスデータ（VRAD）として出力する
アドレスセレクタ（ADR−SEL）である。２４
はＶ−RAMアクセスのためのタイミング制御を
行なうタイミングゲートコントロール部（TIMG
−CTL）であり、Ｖ−RAM２１上でのビツト修
飾を可能とするためのビツトマスク部、及び任意
の１枚又は複数枚の色画面（Ｖ−RAMプレー
ン）を同時に選択指定するための色画面選択部等
を有してなるもので、その詳細は後述する。２５
はＶ−RAM２１のリード／ライトデータを各プ
レーン毎に同時に貯える４重構成のデータバツフ
ア部（DATA−BUF）であり、２６はＶ−
RAM２１より読出されたデータをビツトシリア
ルのビデオ信号VIDとして出力する同じく４重構
成のシフトレジスタ部（SHIFT−REG）であ
る。

第２図は上記第１図に示すタイミングゲートコ
ントロール部２４の構成を詳細に示すブロツク図
である。図中、２０１はCPU１０との間でＶ−
RAMアクセスのタイミングコントロールを行な
うウエイトコントロール部（WAIT−CTL）で
あり、CPU１０より送出されたメモリリクエス
ト信号MRQを受け、キヤラクタロツクCH−
CLKに同期するタイミングをもつてＶ−RAMア
クセス完了まで持ち信号WAITをCPU１０へ送
出する。２０２はＶ−RAMアクセスのための各
種制後信号を発生するタイミングジエネレータ
（TIM−GEN）であり、CPU１０より送出され
たメモリライト要求信号MWRを受け、又、キヤ
ラクタクロツクCH−CLK、アドレスセレクト信
号SEL、カラムアドレスセレクト信号CAS、ロ
ウアドレスセレクト信号、ライトイネーブ
ル信号WE等の各種制御信号を出力する。２０３
はCPU１０より送出されたポートアドレス
（PORT−ADR）を受けてデコードするデコーダ
（DEC）であり、Ｓ−BMRはこのデコーダ２０
３より得られるビツトマスクレジスタストローブ
信号Ｓ−PSRはプレーンセレクトレジスタスト
ローブ信号である。２０４はＶ−RAM２１の各
プレーンの書込み動作を任意のビツトへのみ特定
して作用させ、Ｖ−RAM２１上でのビツト修飾
を可能とすためのビツトマスク部である。２０５
はＶ−RAM２１の各色画面単位のＶ−RAMプ
レーンを任意数同時に選択指定するための色画面
選択部であり、ここでは４つのＶ−RAMプレー
ンに対し、カラムアドレスセレクト信号CASを
選択的に供給することで、任意の１乃至４個の指
定プレーンを選択的にアクセス許可／禁止制御す
る構成としている。

第３図は上記第２図におけるＶ−RAM周辺部
の構成を詳細に示すブロツク図である。Ｖ−
RAM２１は、上述の如く、それぞれが16KBで
構成された４種の色画面に相当するＶ−RAMプ
レーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄにより構
成される。ここではＶ−RAMプレーン２１Ａ，
２１Ｂ，２１ＣがＲ（Red）、Ｇ（Green）、Ｂ
（Blue）の各一画面分のドツトパターン情報をそ
れぞれ別個に貯え、Ｖ−RAMプレーン２１Ｄが
各表示ドツトの輝度情報（全階調／半階調）を貯
えて計16色のドツトパターンを表示可能とした場
合を例にとる。この各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄには、アドレスセレ
クタ２３より出力されるＶ−RAMアドレスデー
タ（VARD）がそれぞれ共通に与えられ、同一
アドレスにより同時にアクセスされる構成として
いる。従つてここで扱われるＶ−RAMアクセス
のためのアドレス空間は16KBとなり、そのアド
レス幅は14ビツト（７ビツト×２）となる。又、
Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄに対応して、データバツフア部２５、シフト
レジスタ部２６、及びＶ−RAM−データバツフ
ア部間のデータバス（LOCAL−BUS）はそれぞ
れ４重化されるもので、２５Ａ，２５Ｂ，２５
Ｃ，２５ＤはＶ−RAMプレーン２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄに対応するプレーンデータバ
ツフア、２６Ａ，２６Ｂ，２６Ｃ，２６Ｄは同じ
くＶ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄに対応するプレーンシフトレジスタであ
る。３０１，３０２，……はそれぞれビツトマス
ク部２０４の構成要素をなすもので、３０１は
CPU１０より送出されたビツトマスクデータ
BMDを受けるビツトマスクレジスタ（BIT−
MASK−REG）であり、３０２，３０２，……
はビツトマスクレジスタ３０１の各ビツト出力を
ライトイネーブル信号WEに従うタイミングで出
力するゲートである。この各ゲート３０２，３０
２，……より出力されるライトイネーブル信号
WE₀，₁，……₇は、Ｖ−RAM２１の各Ｖ
−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄに共通に与えられる。４０１，４０２，……は
それぞれ色画面選択部２０５の構成要素をなすも
ので、４０１はCPU１０より送出されたプレー
ンセレクトデータPSDを受けるプレーンセレク
トレジスタ（PLANE−SELECT−REG）であ
る。４０２，４０２，……はプレーンセレクトレ
ジスタ４０１の各ビツト出力PS₀，PS₁，PS₂，
PS₃をそれぞれ別個に受けるとともにカラムアド
レスセレクト信号CASを共通に受けて、プレー
ンセレクトレジスタ４０１の対応ビツト出力が
“１”の際に、対応プレーンに対するカラムアド
レスセレクト信号_A，_B，_C，_D
を出力するゲートである。このゲート４０２，４
０２，……の出力はそれぞれ対応するＶ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに供給
される。

第４図は、Ｖ−RAM２１の構成を具体的に示
す回路ブロツク図である。ここでは各Ｖ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれ
ぞれ16Kビツトの８個のメモリブロツクM₀〜
M₇，M₁₀〜M₁₇，M₂₀〜M_27，M₃₀〜M₃₇により構
成さている。従つて各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄはそれぞれ16KB構
成となり、Ｖ−RAM２１全体では64KB構成と
なる。Ｖ−RAMアドレスデータ（VARD）はア
ドレスラインVRA₀〜VRA₆を介して各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に共通に与えられ、アツパ側７ビツトとロア側７
ビツトとの２回のアドレス転送により、各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
の全番地が共通にアドレス指定される。又、ロウ
アドレスセレクト信号は各Ｖ−RAMプレー
ン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに共通に与え
られ、色画面選択部２０５より出力されるカラム
アドレスセレクト信号_A，_B，_C，
CAS_Dはそれぞれ対応するＶ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに別個に与えられ
る。ビツトマスク部２０４より出力されるライト
イネーブル信号₀，₁，……₇は、各Ｖ
−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄに対応ビツト位置（対応メモリブロツク）をも
つて共通に与られる。

第５図は本発明の一実施例におけるＶ−RAM
書込みアクセス制御機構を概念的に示したもの
で、共通アドレスを受けて同時にアクセス制御を
可能とする色画面毎の各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄがビツトマスク部２
０４のビツト選択機能、及び色画面選択部２０５
のプレーン選択機能により、同時選択的に書込み
アクセス制御される様子を示している。

ここで第１図乃至第５図を参照して一実施例の
動作を説明する。CRT表示回路２０のＶ−RAM
２１へのアクセスは、CPUU０、及びCRT−Ｃ
２２より選択的に行なわれる。通常時における
CRT画面のリフレツシユを行なうタイミングで
は、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２より発生されるアドレ
スセレクト信号SELが、CRT−Ｃ２２のメモリ
アドレス（MA）を選択指定しており、従つてこ
のメモリアドレス（MA）がアドレスセレクタ２
３により選択され、Ｖ−RAMアドレスデータ
（VRAD）としてＶ−RAM２１の各Ｖ−RAMプ
レーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに共通に
与えられる。この際は、Ｖ−RAM２１より読出
された色画面別の４種の表示ドツトデータがそれ
ぞれシフトレジスタ部２６の対応するプレーンシ
フトレジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに
ロードされた後、シフトアウトされ、それぞれビ
ツトシリアルのビデオ信号VIDとしてCRT表示
部に送られる。一方、CPU１０からのＶ−RAM
アクセス要求は、タイミングゲートコントロール
部２４のウエイトコントロール部２０１にメモリ
リクエスト信号MRQが与えられることによつて
なされる。この際は、Ｖ−RAM２１へのメモリ
アドレスとしてプロセツサアドレスPAが供給さ
れ、更には、ライトデータがデータバツフア部２
５の各プレーンデータバツフア２５Ａ，２５Ｂ，
２５Ｃ，２５Ｄにそれぞれ用意される、又はリー
ドデータがデータバツフア部２５を介してCPU
バス３０に導かれる等の動作が伴なう。これらの
動作はタイミングゲートコントロール部２４より
出力される信号にもとづいて行なわれる。タイミ
ングゲートコントロール部２４のウエイトコント
ロール部２０１はCPU１０に対して、Ｖ−RAM
２１のメモリアクセスが完了するまで待ち信号
WEITを送出する。又、タイミングゲートコント
ロール部２４のダイミングジエネレータ２０２
は、CPU１０がＶ−RAMアクセス可能なタイミ
ングになると、アドレスセレクタ２３に対し、プ
ロセツサアドレス（PA）を選択指定する内容の
アドレスセレクト信号SELを出力する。更に、タ
イミングゲートコントロール部２４は、Ｖ−
RAM２１を制御するためのロウアドレスセレク
ト信号、カラムアドレスセレクト信号CAS、
ライトイネーブル信号WE等を出力する。これら
信号のうち、ロウアドレスセレクト信号は
そのままＶ−RAM２１の各Ｖ−RAMプレーン
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに共通に与えら
れ、又、カラムアドレスセレクト信号CASは、
色画面選択部２０５を経た後、Ｖ−RAMプレー
ン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに対応するカ
ラムアドレスセレクト信号_A，_B，
_Ｃ，_DとしてＶ−RAM２１の各Ｖ−RAM２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに個別に供給され
る。又、ライトイネーブル信号WEは、CPU１０
からメモリライト要求MWRが発生し、Ｖ−
RAM２１へのCPUアクセスがなされる際に、Ｖ
−RAM２１が必要とするタイミングで出力さ
れ、ビツトマスク部２０４に供給される。ビツト
マスク部２０４のビツトマスクレジスタ３０１
は、CPU１０からみると１つのアドレスレジス
タとして定義されていて、任意の値をセツトでき
るようになつており、CPU１０からのポートア
ドレス（PORT−ADR）によつてデコーダ２０
３から出力されるビツトマスクレジスタストロー
ブ信号Ｓ−BMRを受けて８ビツトのビツトマス
クデータBMDをラツチする。上記したライトイ
ネーブル信号WEはビツトマスクレジスタ３０１
の各出力ゲート３０２，３０２，……に共通に供
給され、このライトイネーブル信号WEのタイミ
ングで、ビツトマスクレジスタ３０１のセツトし
ているビツト（“１”状態のビツト）に対応した
Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄ上のビツト位置即ちメモリブロツク（Mi）
にのみライトネーブル信号を出力する。この
ようにすることによつて、Ｖ−RAM２１の各Ｖ
−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄへの書込みは、所望のビツトに対してのみ行な
うことができる。例えば、後に詳述する色画面選
択部２０５により選択されたＶ−RAMプレーン
２１Ａ，２１Ｂ、の或るアドレスのビツト３のみ
をオンする要求が発生した場合、ビツトマスクレ
ジスタ３０１へ二進値“00001000”をセツトした
後、そのアドレスにall“１”（データ“FF”_HEX）
を書込むのみで達成される。又、そのアドレスの
ビツト３のみをオフする要求が発生した場合は
all“０”（データ“00”_HEX）を書込むのみで達成さ
れる。又、ビツトマスクレジスタ３０１の複数ビ
ツトがオンされ、色画面選択部２０５により例え
ばＶ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ、
が選択されていれば、そのオンされているビツト
各々に対応するＶ−RAMプレーン２１Ａ，２１
Ｂ，２１Ｃの各ビツト値が書換え対象となる。
又、バイトアクセス（又はワードアクセス）が要
求されている場合は、ビツトマスクレジスタ３０
１の全てのビツトをセツトしておくことにより達
成される。このようなビツトマスク手段により、
修飾すべきビツトが任意に指定できる。

次に色画面選択部２０５の動作について説明す
る。色画面選択部２０５は、上述したビツトマス
ク部２０４と同様に、CPU１０からのＶ−RAM
書込みアクセスに際して、必要に応じCPU１０
から送出されるデータPSDを受けて動作し、上
記データPSDにより指定されたＶ−RAMプレー
ンのみを書込みアクセス可能とする。すなわち、
色画面選択部２０５のプレーンセレクトレジスタ
４０１は、CPU１０からのポートアドレス
（PORT−ADR）によりデコーダ２０３から出力
されるプレーンセレクトレジスタストローブ信号
Ｓ−PSRを受けて、CPU１０より送出された４
ビツトのプレーンセレクトデータPSDをラツチ
する。このプレーンセレクトレジスタ２０５の各
ビツト出力PS₀，PS₁，PS₂，PS₃はそれぞれ対応
する出力ゲート４０２，４０２，……の一方入力
端に供給され、該ゲート４０２，４０２，……の
他方入力端には上述のカラムアドレスセレクト信
号CASが共通に与えられる。従つて色画面選択
部２０５は、プレートセレクトデータPSDを受
けた後、カラムアドレスセレクト信号CASを受
けると、プレーンセレクトレジスタ２０５にセツ
トされたデータPSDの内容に従う出力ゲート４
０２，４０２，……のみより、対応するプレーン
に固有のカラムアドレスセレクト信号_A，
CAS_B，_C，_Dを出力する。例えばプレー
ンセレクトレジスタ２０５に、Ｖ−RAMプレー
ン２１Ａ，２１Ｂ，２１Ｃを選択すべく、ビツト
出力PS₃のみを“０”とし、他のビツト出力PS₀
〜PS₂を“１”とするプレーンセレクトデータ
（PSD；Q₀〜Q₃＝“1110”）がセツトされた後、カ
ラムアドレスセレクト信号（CAS＝“１”）が発
生されると、プレーンセレクトレジスタ２０５よ
り“１”出力を受けたゲート４０２のみより有効
レベル即ち“０”レベルのカラムアドレスセレク
ト信号_A，_B，_Cが出力される。この
色画面選択部２０５の出力ゲート４０２，４０
２，……より出力されたカラムアドレスセレクト
信号_A，_B，_Cはそれぞれ対応するＶ
−RAMプレーン２１Ａ，２１Ｂ，２１Ｃに供給
され、Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄのうち、２１Ｄを除く各プレーン２１
Ａ，２１Ｂ，２１Ｃが同時に書込みアクセス可能
となる。

上述の如くして、各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄは、ビツトマスク部
２０４により書込みビツトが指定され、色画面選
択部２０５により色画面（プレーン）が選択され
て、その選択されたプレーンの指定されたビツト
位置に対し、それぞれ同時にドツトパターンの書
込みがなされる。

ここで、上記ビツトマスク部２０４、及び色画
面選択部２０５の各機能を用いたＶ−RAM２１
へのパターン書込み例について説明する。

先ず、ソフトウエア要求により画面クリアを行
なう場合は、CPU１０よりＶ−RAM２１の全画
面領域に対してall“０”を書込む。この際、ビツ
トマスク部２０４のビツトマスクレジスタ３０１
には、上述の如くしてall“１”のビツトマスクデ
ータ（BMD；11111111”）がセツトされ、色画
面選択部２０５のプレーンセレクトレジスタ４０
１には、同じくall“１”のプレーンセレクトデー
タ（PSD；“1111”）がセツトされる。又、プレ
ーンデータバツフア２５Ａ，２５Ｂ，２５Ｃ，２
５Ｄにはそれぞれall“０”の書込みデータが貯え
られる。これにより、ビツトマスク部２０４の各
出力ゲート３０２，３０２，……からはライトイ
ネーブル信号WEに従い、８ビツト全部の書込み
を許可する全出力共に“０”のライトイネーブル
信号₀，₁，……₇が出力される。又、
色画面選択部２０５の各出力ゲート４０２，４０
２，……からはカラムアドレスセレクト信号
CASに従い、４プレーン全ての書込みを可能と
する全出力共に“０”のカラムアドレスセレクト
信号_A，_B，_C，_Dが出力される
。
このようなビツトマスク部２０４の書込みビツト
指定、及び色画面選択部２０５の書込みプレーン
選択により、各Ｖ−RAMプレーン２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄの全番地に対して、各プレー
ン共通のアドレスで書込みを行なうことにより、
各Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄは同時並行してバイト単位で“０”書込み
即ち画面クリア制御される。

又、特定色の塗りつぶしを行なう場合等におい
ても、上記画面クリアを略同様にし高速書込みが
行なえる。

又、ソフトウエア要求により、画面上の或る特
定の位置に或る特定色のドツトパターンを選択的
に書込む場合は、CPU１０にてその位置に対応
するプロセツサアドレス（PA）と、ビツト位置
とを計算し、そのビツト位置を“１”とするビツ
トパターン構成のビツトマスクデータBMDをビ
ツトマスク部２０４のビツトマスクレジスタ３０
１にセツトする。更に、色画面選択部２０５のプ
レーンセレクトレジスタ４０１に、指定色に対応
したプレーンセレクトデータPSDをセツトし、
その後、上記該当アドレス（PA）にall“１”を
書込む。これにより、画面との任意の位置に対し
てのみ、任意色のドツトパターンを書込める。
又、画面上の或る位置の色をクリアしたい場合
は、上記同様にビツトマスクレジスタ３０１にデ
ータセツトを行ない、プレートセレクトレジスタ
４０１にall“１”のプレーンセレクトデータPSD
をセツトし、その指定位置に対応するアドレスに
all“０”を書込めばよい。

上述したようなＶ−RAM２１へのパターン書
込み制御により、任意の複数の色画面即ち任意の
複数のＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに対して同時に任意色のパターンを書
込み制御できることから、色パターンの書込みを
高速に行なうことができる。又、CPU１０は、
全ての色画面（上記実施例では４プレーン）を重
ねた状態で取扱うことができることから、アドレ
ス空間を大幅に挟くしてＶ−RAM２１をアクセ
ス制御できる。

〔発明の効果〕

以上詳記したように本発明によれば、カラーグ
ラフイツク用ビデオRAMの書込み機構に、上記
ビデオRAMを色画面単位、即ちプレーン単位で
複数同時に選択指定できる色画面選択手段を設け
て、この色画面選択手段により指定された複数の
プレーンに対し、それぞれ任意のパターンを同時
に書込む構成としたことにより、上記ビデオ
RAMへのパターン書込み処理を高速に行なうこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例におけるタイミングゲートコ
ントロール部の構成を示すブロツク図、第３図は
上記実施例におけるＶ−RAM周辺部の構成を示
すブロツク図、第４図は上記実施例におけるＶ−
RAMの構成を示す回路ブロツク図は、第５図は
上記実施例における書込みアクセス制御機構を概
念的に示す図である。１０……処理装置（CPU）、２０……CRT表示
回路、２１……ビデオRAM（Ｖ−RAM）、２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ……Ｖ−RAMプレ
ーン、２２……CRT表示制御部（CRT−Ｃ）、
２３……アドレスセレクタ（ADR−SEL）、２４
……タイミングゲートコントロール部（TIM・
Ｇ−CTL）、２５……データバツフア部（DATA
−BUF）、２６……シフトレジスタ部（SHIFT
−REG）、３０……CPUバス、２０１……ウエイ
トコントロール部（WAIT−CTL）、２０２……
タイミングジエネレータ（TIM−GEN）、２０
３……ポートアドレスデコーダ（DEC）、２０４
……ビツトマスク部、２０５……色画面選択部、
３０１……ビツトマスクレジスタ（BIT・
MASK……REG）、３０２，３０２……４０２…
…ゲート、４０１……プレーンセレクトレジス
タ、MRQ……メモリリクエスト信号、WAIT…
…待ち信号、MWR……メモリライト要求信号、
CH−CLK……キヤラクタクロツク、SEL……ア
ドレスセレクト信号、CAS……カラムアドレス
セレクト信号、……ロウアドレスセレクト
信号、WE……ライトネーブル信号……Ｓ−
BMR……ビツトマスクレジスタストロープ信
号、Ｓ−PSR……プレーンセレクトレジスタス
トローブ信号、BMD……ビツトマスクデータ、
PSD……プレーンセレクトデータ、VID……ビ
デオ信号。

Claims

【特許請求の範囲】１多色表示のための複数色の色素情報および輝
度情報をそれぞれ一画面分記憶する複数のメモリ
プレーンであつて、その記憶位置が複数ビツトで
構成され、カラムアドレスセレクト信号及びロウ
アドレスセレクト信号により選択的にアクセスさ
れるグラフイツクメモリと、前記各メモリプレーンのアドレス入力端子に共
通のアドレス情報を供給する手段と、前記各メモリプレーンの制御端子に上記ロウア
ドレスセレクト信号を供給する手段と、前記各メモリプレーンのデータ入力端子に書込
みデータを供給する手段と、前記共通のアドレス情報及び書込みデータの供
給に先立つてメモリプレーン選択情報が設定され
るプレーン選択レジスタと、前記アドレス情報及び書込みデータの供給時
に、このプレーン選択レジスタに設定された前記
選択情報に特定されたメモリプレーンの制御端子
に、上記カラムアドレスセレクト信号を共通に受
けたゲートを通して当該メモリプレーンのアクセ
ス許可／禁止信号を供給する回路と、前記各メモリプレーンの任意のビツト位置を書
込み許可／禁止制御するビツトマスク情報を前記
各メモリプレーンに供給するビツトマスク回路
と、前記アクセス許可／禁止信号によりアクセス許
可されたメモリプレーンに対し、前記アドレス情
報及びビツトマスク情報により指定された記憶位
置に、前記書込みデータを共通に書込む手段とを
具備し、前記アクセス許可／禁止信号によりアクセス許
可されたメモリプレーンに於いて前記アドレス情
報及びビツトマスク情報により指定された記憶位
置に前記書込みデータが共通に書き込まれること
を特徴としたパターン書込み制御回路。