JPH0456345B2 - - Google Patents
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- JPH0456345B2 JPH0456345B2 JP62110868A JP11086887A JPH0456345B2 JP H0456345 B2 JPH0456345 B2 JP H0456345B2 JP 62110868 A JP62110868 A JP 62110868A JP 11086887 A JP11086887 A JP 11086887A JP H0456345 B2 JPH0456345 B2 JP H0456345B2
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Description
【発明の詳細な説明】
〔概要〕
本発明は、小容量の高速なキヤツシユ・メモリ
を用いて等価的に大容量の高速なメモリを実現す
るキヤツシユ・メモリの制御方式に関する。キヤ
ツシユ・メモリを中央処理装置（CPU）内に有
する計算機システムに於いて、主記憶装置へのブ
ロツクフエツチで、従来は、キヤツシユにデータ
がなくキヤツシユ・ミスを起した要求の直後の要
求アドレスは無視されずプリフエツチの対象とし
て処理されていたが、それ以後の要求アドレスは
無視されていた。本発明はキヤツシユ・ミスを起
した要求の直後の要求、あるいはさらにその後の
要求をプリフエツチの対象として処理可能とし、
プリフエツチ機能の向上を図るものである。 〔産業上の利用分野〕 本発明は、中央処理装置内における命令（）
ユニツトからのオペランドアクセス要求に対しＳ
（Storage）ユニツトが行うキヤツシユ・ミスの
要求に後続する要求アドレスを保持するためのプ
リフエツチ機能に係り、特にCPU内のキヤツシ
ユ・メモリの制御主記憶読出しポートの制御およ
びプリフエツチ制御に関する。 〔従来技術〕 計算機システムにおいて、中央処理装置
（CPU）内のキヤツシユ・メモリアクセス時間に
対し、主記憶装置に対するアクセス時間は非常に
大きい。計算機システムの処理能力の向上をはか
るためにはアクセス時間の小さいキヤツシユ・メ
モリ内に有効なデータを主記憶装置より効率よく
転送する必要がある。 中央処理装置（CPU）と主記憶装置（MSU）
との中間に置く小容量で高速なメモリをキヤツシ
ユ・メモリ（Cache Memory）という。メモリ
は一般に高速なほど高価格なので大容量な主記憶
メモリ（以後主メモリと呼ぶ）を全て高速なメモ
リで構成するのは経済的でない。そのため、小容
量の高速なキヤツシユ・メモリを用いて等価的に
大容量の高速なメモリを実現するキヤツシユ・メ
モリ方式は特に大型計算機の処理速度を向上する
ために極めて重要な技術である。主メモリに格納
している命令（インストラクシヨン）やオペラン
ドデータの中でさしあたり使用する部分をキヤツ
シユ・メモリに格納する。CPUが命令を実行す
るとき、CPUは最初にキヤツシユ・メモリにア
ドレスを与える。キヤツシユ・メモリ内にそのア
ドレスがあればキヤツシユ・ヒツト、なければキ
ヤツシユ・ミスが起こる。キヤツシユ・ヒツトし
ている間はCPUはキヤツシユ・メモリだけを参
照するので高速処理が可能となる。キヤツシユ・
ミスの場合にはCPUは命令の実行を中断し、キ
ヤツシユ・メモリの内容と主メモリの内容を交換
する。 キヤツシユ・メモリの各ユニツトの構成単位は
「ブロツク」と呼ばれ、１ブロツクは数ワードか
ら構成される。キヤツシユ・メモリと主メモリの
内容を交換する場合にはブロツク単位で実行され
る。また、キヤツシユ・ミスの場合、CPUが書
込み実行の場合には、その時点で書込み内容をキ
ヤツシユ・メモリに書込み、内容交換時に全ブロ
ツクを主メモリに書込むスワツプ方式と、書込み
が行われる毎にキヤツシユ・メモリと主メモリに
共に書込みを実行するストア・スルー方式があ
る。 第１図はキヤツシユ・メモリを用いる場合の計
算機システム構成である。CPU１０は命令に関
する制御を行うＩ（Instruction）ユニツト１０
０、オペランドデータに対して演算を実行するＥ
（Execution）ユニツト１０１、及びキヤツシ
ユ・メモリや主メモリに対するメモリの読出しや
書込みの制御で特にＩユニツト１００からの要求
に対してキヤツシユのヒツトとミスにおける制御
を行うＳ（Storage）ユニツト１０２から構成さ
れる。CPU１０はＳユニツト１０２を介して
MCU１１（Main Storage Control Unit（主記
憶制御装置））に接続され、MCU１１はユニツト
１０２からの要求に従い主メモリのあるMSU１
２（Main Storage Unit（主記憶装置））の読書
き動作の制御を実行する。Ｉユニツト１００から
Ｓユニツト１０２にオペランドの要求信号（OP
REQ）とオペランドの要求に対するるフエツ
チアドレス（OP REQ ADRS）が送出され
る。またＩユニツト１００からＳユニツト１０２
に命令フエツチの要求信号（IF REQ）と命令
フエツチの要求に対するアドレス（IF REQ
ADRS）が送出される。その要求に答えるため、
Ｓユニツト１０２は内部にあるオペランド或いは
命令用のキヤツシユ・メモリを調べ、キヤツシ
ユ・メモリにその内容がある場合、すなわちキヤ
ツシユ・ヒツトの場合には、OP STV
（Operand Status Valid）信号或いはIF STV
（Instruction Fetch Status Valid）信号をＩユ
ニツト１００に返す。このときはＩユニツトはキ
ヤツシユ・メモリに対して読書きが可能となる。
Ｉユニツト１００はキヤツシユ・メモリから命令
をIF CACHE DATAとして受け取る。また、
Ｅユニツト１０１はキヤツシユ・メモリからオペ
ランドをOP CACHE DATAとして受け取る。
キヤツシユ・ミスの場合はそれぞれオペランドに
対するOP LMD（Operand Line Missing
Ditect）信号や命令に対するIF LMD
（Instruction Fetch Line Missing Ditect）信号
を返す。この時にはキヤツシユ・メモリに要求し
た内容はないため、Ｓユニツト１０２はMCU１
１に対してMS REQ信号を出して主メモリの参
照の要求を行い、それと同時に、MS REQ
ADRSの参照アドレスを与える。また、要求に対
する識別信号のREQ ID信号も送出する。そし
てMCU１１はMSU１２の主メモリにアクセスす
る。REQ IDによつてオペランドのブロツクフ
エツチ、命令のブロツクフエツチ、オペランドの
プリフエツチ、Translationのブロツクフエツチ
などが識別される。MCU１１からＳユニツト１
０２には要求されたデータ（MS DATA）が送
出されると同時に、前記REQ IDと等価な識別
信号RTN IDも送出される。DATA IDはデー
タの順番等の制御用の識別信号である。 このように、キヤツシユ・メモリを用いるシス
テムにおいて、キヤツシユ・ミスを起こしたオペ
ランド要求の直後オペランド要求が更に存在する
場合には後者の要求に対してＳユニツト１０２で
はプリフエツチ処理が行われる。上記プリフエツ
チに関する従来方式のアドレス制御系の説明図及
びそのタイムチヤートはそれぞれ第５図及び第６
図に示され、これ等の図を参照して従来のキヤツ
シユ・メモリ制御方式を説明する。 第６図のタイミングチヤートにおいて、オペラ
ンドの要求（OP REQ）はＳユニツト１０２内
ではＰ（Priority），Ｔ（Translative address）、
Ｂ（Buffer access），Ｒ（Result）の４つの各サイ
クルで処理される。Ｒサイクルにおいて、
Buffer（キヤツシユ・メモリ）にデータがある場
合には、キヤツシユ・メモリにあるデータを
CPU内の汎用レジスタへ転送する。DMRは
Directory Match Register信号でキヤツシユに
要求用のデータがあるる場合にアクテイブにな
り、ない場合にノンアクテイブとなる信号であ
る。DMRがノンアクテイブでキヤツシユにデー
タがない場合にキヤツシユ・ミスを通知する
LMD信号がアクテイブとなる。これと同時にＳ
ユニツト１０２はMS REQ信号をMCU１１に
送出し主メモリの内容とキヤツシユ・メモリの内
容との交換動作に対する要求を行う。LMD信号
が出された場合には該オペランド要求OP REQ
に後読するオペランド要求OP REQ1，OP
REQ2はパイプライン的に処理されず、それぞれ
Ｂサイクル、Ｔサイクルにおいて処理が中断され
る。Ｂサイクルで処理がが中断されたOP
REQ1のオペランド要求に対するオペランドアド
レスは後述するOP BEAR（Ｂ−cycle
Effective Address Register）というレジスタに
格納されるとともに、OP PFAR（Pri−Fetch
Address Register）というレジスタ５２にも格
納される。しかし、Ｔサイクルで処理が中断され
たOP REQ2のオペランド要求に対するオペラ
ンドアドレスはOP PFARというレジスタ５２
には格納されない。 OP LMDを送出し、キヤツシユ・ミスとなつ
たオペランド要求（OP REQ）に対する要求ア
ドレスは、主メモリに対する参照アドレスとして
MCU１１に転送されブロツクフエツチの処理が
なされる。また、OP PFARというレジスタ５
２にアドレスが格納された要求OP REQ1に対
してはＳユニツト１０２からMCU１１へ、その
アドレスがプリフエツチアドレスとして送られ
る。すなわち、LMD信号が送出された４サイク
ル後にプリフエツチ要求（SET PF REQ）信
号を送出し、次のＢサイクルにおいてキヤツシユ
のヒツトまたはミスを示すDMR信号がOFF（キ
ヤツシユ・ミス）であればブロツクフエツチ要求
用のMS REQ信号をLMD信号と共にＲサイク
ルで送出する。また該DMR信号がON（キヤツシ
ユ・ヒツト）の場合はMS REQは送出されな
い。 しかし、OP REQ1の次のOP REQ2に対す
る要求アドレスはOP PFARというレジスタ５
２には格納されないので、プリフエツチ要求信号
は送出されず、該オペランド要求（OP REQ2）
は無視される。 次に、第５図を用いて従来のキヤツシユ・メモ
リ制御方式のシステムとその動作を説明する。 Valid（OP Ｔ OP VAL）信号は現在Ｔサ
イクルにあるオペランド要求がValid（正当）で
あるかを示す信号である。Valid信号が有効で２
ビツトのポート識別（OP Ｔ OP PORT
ID）信号が有効となつたとき、Ｂサイクルにお
いて、デコーダDEC５０によりポート０，１，
２のいずれか１つが選択され、Ｒサイクルにおい
て選択されたポートに要求アドレスが格納され
る。 OP TEARレジスタ５１はＴサイクルにおい
てオペランド要求アドレスを格納するレジスタで
ある。該OP TEARレジスタ５１への入力はＩ
ユニツト１０２からのオペランド要求アドレス
（IU OP REQ ADRS）、OP PFARレジス
タ５２からのアドレス、オペランドポート（OP
PORT）０〜２からのアドレス、ブロツク・
フエツチ・アドレス・レジスタ（BFARO，１，
２，３）からのアドレスをＰサイクルで選択した
ものである。OP TEAR５１に格納されたオペ
ランドの要求アドレスはＴサイクルでTLB５３
を用いて論理アドレスから絶対アドレスに変換さ
れる。それと同時にオペランド・キヤツシユ・デ
イレクトリ（OP CACHE DIRECTORY）メモ
リ５４とMATCH回路５５を用いて、該アドレ
スがキヤツシユ・メモリにあるかどうかを調べ
る。キヤツシユのヒツトかミスかの信号はＢサイ
クルにおいてOP DMRレジスタ５６にセツトさ
れる。またTLB５３からの絶対アドレスはOP
PFARレジスタ５２とOP BAARレジスタ５７
に格納される。キヤツシユ・ヒツトの場合は要求
アドレスはＢサイクルにおいてOP BEARレジ
スタ５８に格納されOP CACHE DATA
ARRAY５９をアクセスしてキヤツシユの読み書
きを実行する。キヤツシユ・ミスの場合にはＲサ
イクルにおいて絶対アドレスがMSAR（Main
Storage Address Register）レジスタ６０に格
納され、そのアドレスはMCU１１を介して主メ
モリをアクセスするために使われる。 このように、従来技術のキヤツシユ・メモリ制
御方式ではＢサイクルにおいて処理が中断された
OP REQ１の要求アドレスはOP PFARレジ
スタ５２に格納され、このレジスタのみを用いて
オペランドのプリフエツチ処理を実行していた。
すなわち、第６図に示すように、キヤツシユ・ミ
スを起こしOP LMD信号を送出したオペランド
要求（OP REQ）に後続する要求OP REQ1と
OP REQ2は各々Ｂサイクル、Ｔサイクルにお
いて処理が中断される。OP LMD信号を送出し
たオペランド要求（OP REQ）は、該要求がＴ
サイクルのときのOP Ｔ OP PORT ID信
号に従い、ＲサイクルにおいてOP PORT0，
１，２のいずれか１個に格納される。なお、上記
OP Ｔ OP PORT ID信号は０〜２の値を
取り、サイクル０→１→２→０→１→…と変化し
ており、ＴサイクルがVALIDのときの値がとら
れる。Ｂサイクルにおいて処理が中断されたOP
REQ1の該要求アドレスはOP BEARレジス
タ５８に格納されるとともにOP PFARレジス
タ５２に格納される。更に１サイクル後には該要
求がＴサイクルのときのOP Ｔ OP PORT
ID信号に従い、該要求アドレスがOP PORT0，
１，２のいずれか１つに格納される。 同様にＴサイクルにおいて処理が中断された
OP REQ2の該要求アドレスはOP TEARレジ
スタ５１に格納され、更に１サイクル後にはOP
BEARレジスタ５８に該要求アドレスが格納
される。しかし、OP PFARレジスタ５２には
OP REQ２の該要求アドレスは格納されない。
すなわち、従来技術ではOP PFARレジスタ５
２には１サイクル前に格納された値がそのまま保
持され、更に１サイクル後には該要求がＴサイク
ルのときのOP Ｔ OP PORT ID信号に従
い該要求アドレスがOP PORT0，１，２のいず
れか１個に格納される。 上記OP PORT0，１，２に格納された要求ア
ドレスのうちのOP LMDを送出したOP REQ
の要求アドレスはブロツクフエツチ処理がなさ
れ、それ以外の要求アドレスに対しては上記要求
の処理終了後再度処理が開始される。 以上、従来技術においてはキヤツシユ・ミスを
起こしたOP REQの１サイクル後にＳユニツト
１０１に受け渡された要求、つまり該OP REQ
の直後のOP REQ1の要求アドレスのみがOP
PFARレジスタ５２に格納されるため、オペラン
ド要求に対するプリフエツチ機能はかなり制限さ
れたものとなつていた。 〔発明が解決しようとする問題点〕 以上のように、従来方式においては、キヤツシ
ユ・ミスを起こしたオペランド要求の直後のオペ
ランド要求についてのみプリフエツチの対象とし
て処理可能であつた。このためキヤツシユ・ミス
を起こしたオペランド要求に後続するオペランド
要求が複数個存在する場合、或いは該オペランド
要求との間が２サイクル以上あいているものにつ
いては、上記プリフエツチ機能を充分に行うこと
が下可能であるという問題が生じていた。 本発明はこのような従来技術の欠点を除去し、
キヤツシユ・ミスを起こしたオペランド要求の後
の複数のオペランド要求に対してもプリフエツチ
の対象として処理することを可能とするキヤツシ
ユ・メモリ制御方式を提供する。 〔問題点を解決するための手段〕 本発明のキヤツシユ・メモリ制御方式に従う装
置の動作は、キヤツシユ・ミスを示すOP LMD
信号を送出した要求の直後の要求、あるいはさら
に後の要求がオペランド要求である場合、キヤツ
シユ・ミスを起こした要求に後続する要求を第３
図に示すプリフエツチ制御装置を用いることによ
り無視せずプリフエツチの対象として処理可能と
している。 該プリフエツチ制御装置は、OP LMD信号、
OP Ｂ OP VAL（Ｂサイクルにおいて処理が
中断された要求に対するValid）信号、OP Ｂ
OP PORT ID（Ｂサイクルにおいて処理が
中断された要求アドレス格納ポートの識別符号）
信号、OP Ｔ OP VAL（Ｔサイクルにおいて
処理が中断された要求に対するValid）信号、
OP Ｔ OP PORT ID（Ｔサイクルにおいて
処理が中断された要求アドレス格納ポートの識別
符号）信号を受取り、OP PORTを制御する
SET PF REQ（プリフエツチアドレスの送出
を制御する）信号、ならびにOP PORT OUT
ID（送出されるアドレスのポートを識別する）
信号を出力する。OP PORT0，１，２のいずれ
かに格納されたプリフエツチアドレスは、キヤツ
シユ・ミスをおこした要求の８サイクル後、また
それに後続するプリフエツチアドレスに対しては
さらに８サイクル後にプリフエツチの起動を開始
するよう、上記SET PF REQ信号により制御
される。また上記プリフエツチアドレス送出に際
しては、上記OP PORT OUT ID信号により
OP PORT0，１，２中のいずれか１個が選択さ
れる。 〔作用〕 本発明は、キヤツシユ・ミスを起したオペラン
ド要求の後続する複数のオペランド要求について
の要求アドレスをポートレジスタに格納し、プリ
フエツチ制御装置からの制御信号を用いてポート
レジスタの内容を選択している。このことによ
り、後続する複数のオペランド要求のアドレスを
無視せず全てプリフエツチの対象とすることが可
能となる。 〔実施例〕 本発明のキヤツシユ・メモリ制御方式を前述し
た第１図の計算機のシステム構成図を用いて説明
する。Ｉユニツト１００からのIU REQ
ADRS信号によりオペランド要求を受けたＳユニ
ツト１０２は、キヤツシユ・メモリ内に該オペラ
ンドが存在する場合にはＩユニツト１００に対し
OP STATUS VALID（OP STV）信号を返
す。該オペランドがキヤツシユ・メモリ内に存在
しない場合にはＩユニツト１００に対しOP
LINE MISSING DETECT（OP LMD）信
号を返すとともに、主記憶制御装置（MCU）１
１に対してMS REQ信号を送出し、MCU１１
が主記憶装置（MSU）１２を制御することによ
りり該オペランドを含むブロツクフエツチが行な
われる。キヤツシユ・メモリを用いる第１図の計
算機システムにおいて、キヤツシユ・ミスを起し
たオペランド要求の直後にオペランド要求が更に
存在するる場合には後者の要求に対してＳユニツ
ト１０２ではプリフエツチ処理が行われる。上記
プリフエツチに関する本発明のアドレス制御系の
説明図及びそのタイムチヤートはそれぞれ第２図
及び第４図に示され、それ等の図を参照して本発
明のキヤツシユ・メモリ制御方式を説明する。 第２図と第４図において、オペランドの要求
（OP REQ）はＳユニツト１０２内ではＰ
（Priority）、Ｔ（Translative address）、Ｂ
（Buffer access）、Ｒ（Result）の４つの各サイク
ルで処理される。Ｒサイクルにおいて、Buffer
（キヤツシユ・メモリ）にデータがない場合には
ブロツクフエツチを行い、ある場合にはキヤツシ
ユ・メモリのデータをCPU内の汎用レジスタへ
転送する。第４図のDMRはDirectory Match
Register信号でキヤツシユに要求用のデータがあ
る場合にactiveになり、ない場合にnon−active
となる信号である。DMRがnon−activeでキヤ
ツシユにデータがない場合にキヤツシユ・ミスを
通知するLMD信号がactiveとなる。これと同時
にＳユニツト１０２はMS REQ信号をMCU１
１に送出し、主メモリの内容とキヤツシユ・メモ
リの内容との交換動作に対する要求を行う。
LMD信号が出された場合には該オペランド要求
OP REQに後続するオペランド要求OP
REQ1，OP REQ2は第４図に示されるように、
それぞれＢサイクル、Ｔサイクルにおいて処理が
一度中断される。Ｂサイクルで処理が中断された
OP REQ1のオペランド要求に対するオペラン
ドアドレスは従来技術ではOP PFAR（Rri−
Fetch Address Register）という単一のレジス
タに格納され、制限的なプリフエツチ処理がなさ
れた。本発明では、従来プリフエツチアドレスを
格納していたOP PFARレジスタを除去し、後
述する第３図のプリフエツチ制御装置を付加する
ことにより、第２図のOP PORTレジスタ２０
に格納された要求アドレスをすべてプリフエツチ
の対象として保持し、かつ選択し、送出すること
を可能としたものである。 本実施例の第４図に示される動作は、結論を先
に述べるとOP LMD信号を送出したオペランド
要求（OP REQ）の直後の要求（OP REQ1）、
あるいはさらに後の要求（OP REQ2）がある
場合、キヤツシユ・ミスを起した要求（OP
REQ）に後続する２個のこれらの要求（OP
REQ1，OP REQ2）を第３図のプリフエツチ制
御装置を用いることにより無視することなくプリ
フエツチの対象として処理可能なものとしてい
る。尚、プリフエツチする要求の数は２個を越え
ても原理的になんら問題は無く拡張される。 第４図のタイミングチヤートを説明する前に、
まず、第２図および第３図を用いて本発明のキヤ
ツシユ・メモリ制御方式のシステムとその動作を
説明する。 第２図の構成図において、Valid（OP Ｔ OP
VAL）信号は現在Ｔサイクルにあるオペラン
ド要求がValid（正当）であるかどうかを示す信
号である。Valid信号が有効で２ビツトのポート
識別（OP TOP PORT ID）信号が有効とな
つたとき、Ｂサイクルにおいて、デコーダ
DEC50によりポート０，１，２のいずれか１つ
選択され、Ｒサイクルにおいて選択されたポート
に要求アドレスが格納される。 このOP PORT0〜２のどのポートから出力す
るかの選択は第３図のプリフエツチ制御装置３０
の出力信号によつてなされる。 OP TEARレジスタ５１はＴサイクルにおい
てオペランド要求アドレスを格納するレジスタで
ある。該OP TEARレジスタ５１への入力は、
Ｉユニツト１０２からのオペランド要求アドレス
（IU OP REQ ADRS）、オペランドポート
（OP PORT０〜２）からのアドレス、ブロツ
ク・フエツチ・アドレス・レジスタ（BFAR０，
１，２，３）からのアドレスをＰサイクルで選択
したものである。本発明では従来のOP PFAR
レジスタ５２は存在せず、従つてOP PFARレ
ジスタからのアドレスはOP TEARレジスタ５
１には入力されない。OP TEARレジスタ５１
に格納されたオペランドの要求アドレスはＴサイ
クルでTLB５３を用いて論理アドレスから絶対
アドレスに変換される。それと同時にオペラン
ド・キヤツシユ・デイレクトリ（OP CACHE
DIRECTORY）メモリ５４とMATCH回路５５
を用いて該アドレスがキヤツシユ・メモリにある
かどうかを調べる。キヤツシユのヒツトかミスか
の信号はＢサイクルにおいてOP DMRレジスタ
５６にセツトされる。また、TLB５３からの絶
対アドレスはOP BAARレジスタ５７に格納さ
れる。キヤツシユ・ヒツトの場合は要求アドレス
はＢサイクルにおいてOP BEARレジスタ５８
に格納され、OP CACHE DATA ARRAY５９
をアクセスしてキヤツシユの読書きを実行する。
キヤツシユ・ミスの場合にはＲサイクルにおいて
絶対アドレスがMSAR（Main Storage Address
Register）レジスタ６０に格納され、そのアドレ
スはMCU１１を介して主メモリをアクセスする
ために使われる。 キヤツシユ・ミスを起した要求（OP REQ）
の後の複数の要求（OP REQ1，OP REQ2）
をプリフエツチの対象とする処理の制御を実行す
る本発明のプリフエツチ制御装置３０は第３図に
示される。この装置において、OP REQの要求
のキヤツシユ・ミスを示すOP LMD信号、Ｂサ
イクルにおいて処理が中断された要求（OP
REQ1）に対するValidを示すOP Ｂ OP
VAL信号、Ｂサイクルにおいて処理が中断され
た要求（OP REQ1）の要求アドレスを格納し
ているポートの識別を示すOP Ｂ OP PORT
ID信号、Ｔサイクルにおいて処理が中断され
た要求（OP REQ2）に対するValidを示すOP
Ｔ OP VAL信号、Ｔサイクルにおいて処理
が中断された要求（OP REQ2）の要求アドレ
スを格納するポートの識別を示すOP Ｔ OP
PORT ID信号を受け取る。そして、この装置
３０はOP PORT０〜２，２０を制御しプリフ
エツチアドレスを送出する制御を行うSET PF
REQ信号、並びに送出されるアドレスのポー
トを識別するOP PORT OUT ID信号を送出
する。 OP REQ要求がキヤツシユ・ミスを起こす
と、OP LMD信号がactiveとなり、この信号が
トリガとなつて、OP Ｂ OP VAL，OP Ｂ
OP PORT ID，OP Ｔ OP VAL，OP
Ｔ OP PORT IDの各信号はそれぞれ、プ
リフエツチ用のレジスタであるPF REQ
VAL，Ｂ，PF OP PORT ID Ｂ，PF
REQ VAL Ｔ，PF OP PORT ID Ｔの
各レジスタにそれぞれ格納される。前記２つの
Valid信号（OP Ｂ OP VAL，OP Ｔ OP
VAL）を回路３０１を用いて混合し、その出
力はデコーダ３０２の選択制御信号となる。ま
た、PF REQ VAL Ｂ信号は、SET PF
REQ信号によりプライオリテイがとれることに
よりリセツトされる。該デコーダ３０２は該PF
OP PORT ID Ｂと該PF OP PORT
ID Ｔのレジスタの各信号を選択する。該デコ
ーダ３０２の出力信号OP PORT OUT IDは
キヤツシユ・ミスを起したオペランド要求（OP
REQ）に後続しそれぞれＢとＴのサイクルで
中断しているオペランド要求OP REQ1，OP
REQ2に対する要求アドレスを格納するポートの
ポート識別信号である。それゆえ、第３図に示す
ように該オペランド要求OP REQ1とOP
REQ2のそれぞれの要求アドレスを格納している
OP PORT０〜２の出力のどれか１つがデコー
ダ２１によつて該ポート識別信号で選択すれば、
プリフエツチされた要求アドレスはすべて無視さ
れることなく、送出されることになる。 OP PORT０，１，２のいずれかに格納され
たOP REQ1に対応するプリフエツチアドレス
は第４図のタイムチヤートに示すように、キヤツ
シユ・ミスを起した要求（OP REQ）のＰサイ
クルから８サイクル後、またそれに後続するOP
REQ2に対応するプリフエツチアドレスに対し
てはさらに８サイクル後のＰサイクルからプリフ
エツチの起動が開始される。この開始は上記プリ
フエツチ制御装置３０から出力されるSET PF
REQ信号により制御される。また上記プリフ
エツチアドレスの送出に際しては、Ｐサイクルに
出される上記OP PORT OUT ID信号により
OP PORT０，１，２中のいずれか１個が選択
される。また、プリフエツチとして送出された要
求（OP REQ1，OP REQ2）において、Ｂサ
イクルにおいてキヤツシユに存在するかいなかを
示すOP DMRレジスタ５６の内容がOFF（キヤ
ツシユ・ミス）であれば、プリフエツチ要求用の
MS REQ信号がLMD信号と共にＲサイクルで
送出される。またON状態すなわちキヤツシユ・
ヒツトである場合にはプリフエツチ要求のMS
REQ信号は送出されない。 〔発明の効果〕 本発明によれば、該プリフエツチ制御装置によ
り、キヤツシユを起こした要求の後の複数の要求
はすべてプリフエツチの対象として無視されず、
従つて、オペランド要求に対するプリフエツチ機
能が向上し、高速でかつ効率の良いキヤツシユ・
メモリの制御が可能となる。
を用いて等価的に大容量の高速なメモリを実現す
るキヤツシユ・メモリの制御方式に関する。キヤ
ツシユ・メモリを中央処理装置（CPU）内に有
する計算機システムに於いて、主記憶装置へのブ
ロツクフエツチで、従来は、キヤツシユにデータ
がなくキヤツシユ・ミスを起した要求の直後の要
求アドレスは無視されずプリフエツチの対象とし
て処理されていたが、それ以後の要求アドレスは
無視されていた。本発明はキヤツシユ・ミスを起
した要求の直後の要求、あるいはさらにその後の
要求をプリフエツチの対象として処理可能とし、
プリフエツチ機能の向上を図るものである。 〔産業上の利用分野〕 本発明は、中央処理装置内における命令（）
ユニツトからのオペランドアクセス要求に対しＳ
（Storage）ユニツトが行うキヤツシユ・ミスの
要求に後続する要求アドレスを保持するためのプ
リフエツチ機能に係り、特にCPU内のキヤツシ
ユ・メモリの制御主記憶読出しポートの制御およ
びプリフエツチ制御に関する。 〔従来技術〕 計算機システムにおいて、中央処理装置
（CPU）内のキヤツシユ・メモリアクセス時間に
対し、主記憶装置に対するアクセス時間は非常に
大きい。計算機システムの処理能力の向上をはか
るためにはアクセス時間の小さいキヤツシユ・メ
モリ内に有効なデータを主記憶装置より効率よく
転送する必要がある。 中央処理装置（CPU）と主記憶装置（MSU）
との中間に置く小容量で高速なメモリをキヤツシ
ユ・メモリ（Cache Memory）という。メモリ
は一般に高速なほど高価格なので大容量な主記憶
メモリ（以後主メモリと呼ぶ）を全て高速なメモ
リで構成するのは経済的でない。そのため、小容
量の高速なキヤツシユ・メモリを用いて等価的に
大容量の高速なメモリを実現するキヤツシユ・メ
モリ方式は特に大型計算機の処理速度を向上する
ために極めて重要な技術である。主メモリに格納
している命令（インストラクシヨン）やオペラン
ドデータの中でさしあたり使用する部分をキヤツ
シユ・メモリに格納する。CPUが命令を実行す
るとき、CPUは最初にキヤツシユ・メモリにア
ドレスを与える。キヤツシユ・メモリ内にそのア
ドレスがあればキヤツシユ・ヒツト、なければキ
ヤツシユ・ミスが起こる。キヤツシユ・ヒツトし
ている間はCPUはキヤツシユ・メモリだけを参
照するので高速処理が可能となる。キヤツシユ・
ミスの場合にはCPUは命令の実行を中断し、キ
ヤツシユ・メモリの内容と主メモリの内容を交換
する。 キヤツシユ・メモリの各ユニツトの構成単位は
「ブロツク」と呼ばれ、１ブロツクは数ワードか
ら構成される。キヤツシユ・メモリと主メモリの
内容を交換する場合にはブロツク単位で実行され
る。また、キヤツシユ・ミスの場合、CPUが書
込み実行の場合には、その時点で書込み内容をキ
ヤツシユ・メモリに書込み、内容交換時に全ブロ
ツクを主メモリに書込むスワツプ方式と、書込み
が行われる毎にキヤツシユ・メモリと主メモリに
共に書込みを実行するストア・スルー方式があ
る。 第１図はキヤツシユ・メモリを用いる場合の計
算機システム構成である。CPU１０は命令に関
する制御を行うＩ（Instruction）ユニツト１０
０、オペランドデータに対して演算を実行するＥ
（Execution）ユニツト１０１、及びキヤツシ
ユ・メモリや主メモリに対するメモリの読出しや
書込みの制御で特にＩユニツト１００からの要求
に対してキヤツシユのヒツトとミスにおける制御
を行うＳ（Storage）ユニツト１０２から構成さ
れる。CPU１０はＳユニツト１０２を介して
MCU１１（Main Storage Control Unit（主記
憶制御装置））に接続され、MCU１１はユニツト
１０２からの要求に従い主メモリのあるMSU１
２（Main Storage Unit（主記憶装置））の読書
き動作の制御を実行する。Ｉユニツト１００から
Ｓユニツト１０２にオペランドの要求信号（OP
REQ）とオペランドの要求に対するるフエツ
チアドレス（OP REQ ADRS）が送出され
る。またＩユニツト１００からＳユニツト１０２
に命令フエツチの要求信号（IF REQ）と命令
フエツチの要求に対するアドレス（IF REQ
ADRS）が送出される。その要求に答えるため、
Ｓユニツト１０２は内部にあるオペランド或いは
命令用のキヤツシユ・メモリを調べ、キヤツシ
ユ・メモリにその内容がある場合、すなわちキヤ
ツシユ・ヒツトの場合には、OP STV
（Operand Status Valid）信号或いはIF STV
（Instruction Fetch Status Valid）信号をＩユ
ニツト１００に返す。このときはＩユニツトはキ
ヤツシユ・メモリに対して読書きが可能となる。
Ｉユニツト１００はキヤツシユ・メモリから命令
をIF CACHE DATAとして受け取る。また、
Ｅユニツト１０１はキヤツシユ・メモリからオペ
ランドをOP CACHE DATAとして受け取る。
キヤツシユ・ミスの場合はそれぞれオペランドに
対するOP LMD（Operand Line Missing
Ditect）信号や命令に対するIF LMD
（Instruction Fetch Line Missing Ditect）信号
を返す。この時にはキヤツシユ・メモリに要求し
た内容はないため、Ｓユニツト１０２はMCU１
１に対してMS REQ信号を出して主メモリの参
照の要求を行い、それと同時に、MS REQ
ADRSの参照アドレスを与える。また、要求に対
する識別信号のREQ ID信号も送出する。そし
てMCU１１はMSU１２の主メモリにアクセスす
る。REQ IDによつてオペランドのブロツクフ
エツチ、命令のブロツクフエツチ、オペランドの
プリフエツチ、Translationのブロツクフエツチ
などが識別される。MCU１１からＳユニツト１
０２には要求されたデータ（MS DATA）が送
出されると同時に、前記REQ IDと等価な識別
信号RTN IDも送出される。DATA IDはデー
タの順番等の制御用の識別信号である。 このように、キヤツシユ・メモリを用いるシス
テムにおいて、キヤツシユ・ミスを起こしたオペ
ランド要求の直後オペランド要求が更に存在する
場合には後者の要求に対してＳユニツト１０２で
はプリフエツチ処理が行われる。上記プリフエツ
チに関する従来方式のアドレス制御系の説明図及
びそのタイムチヤートはそれぞれ第５図及び第６
図に示され、これ等の図を参照して従来のキヤツ
シユ・メモリ制御方式を説明する。 第６図のタイミングチヤートにおいて、オペラ
ンドの要求（OP REQ）はＳユニツト１０２内
ではＰ（Priority），Ｔ（Translative address）、
Ｂ（Buffer access），Ｒ（Result）の４つの各サイ
クルで処理される。Ｒサイクルにおいて、
Buffer（キヤツシユ・メモリ）にデータがある場
合には、キヤツシユ・メモリにあるデータを
CPU内の汎用レジスタへ転送する。DMRは
Directory Match Register信号でキヤツシユに
要求用のデータがあるる場合にアクテイブにな
り、ない場合にノンアクテイブとなる信号であ
る。DMRがノンアクテイブでキヤツシユにデー
タがない場合にキヤツシユ・ミスを通知する
LMD信号がアクテイブとなる。これと同時にＳ
ユニツト１０２はMS REQ信号をMCU１１に
送出し主メモリの内容とキヤツシユ・メモリの内
容との交換動作に対する要求を行う。LMD信号
が出された場合には該オペランド要求OP REQ
に後読するオペランド要求OP REQ1，OP
REQ2はパイプライン的に処理されず、それぞれ
Ｂサイクル、Ｔサイクルにおいて処理が中断され
る。Ｂサイクルで処理がが中断されたOP
REQ1のオペランド要求に対するオペランドアド
レスは後述するOP BEAR（Ｂ−cycle
Effective Address Register）というレジスタに
格納されるとともに、OP PFAR（Pri−Fetch
Address Register）というレジスタ５２にも格
納される。しかし、Ｔサイクルで処理が中断され
たOP REQ2のオペランド要求に対するオペラ
ンドアドレスはOP PFARというレジスタ５２
には格納されない。 OP LMDを送出し、キヤツシユ・ミスとなつ
たオペランド要求（OP REQ）に対する要求ア
ドレスは、主メモリに対する参照アドレスとして
MCU１１に転送されブロツクフエツチの処理が
なされる。また、OP PFARというレジスタ５
２にアドレスが格納された要求OP REQ1に対
してはＳユニツト１０２からMCU１１へ、その
アドレスがプリフエツチアドレスとして送られ
る。すなわち、LMD信号が送出された４サイク
ル後にプリフエツチ要求（SET PF REQ）信
号を送出し、次のＢサイクルにおいてキヤツシユ
のヒツトまたはミスを示すDMR信号がOFF（キ
ヤツシユ・ミス）であればブロツクフエツチ要求
用のMS REQ信号をLMD信号と共にＲサイク
ルで送出する。また該DMR信号がON（キヤツシ
ユ・ヒツト）の場合はMS REQは送出されな
い。 しかし、OP REQ1の次のOP REQ2に対す
る要求アドレスはOP PFARというレジスタ５
２には格納されないので、プリフエツチ要求信号
は送出されず、該オペランド要求（OP REQ2）
は無視される。 次に、第５図を用いて従来のキヤツシユ・メモ
リ制御方式のシステムとその動作を説明する。 Valid（OP Ｔ OP VAL）信号は現在Ｔサ
イクルにあるオペランド要求がValid（正当）で
あるかを示す信号である。Valid信号が有効で２
ビツトのポート識別（OP Ｔ OP PORT
ID）信号が有効となつたとき、Ｂサイクルにお
いて、デコーダDEC５０によりポート０，１，
２のいずれか１つが選択され、Ｒサイクルにおい
て選択されたポートに要求アドレスが格納され
る。 OP TEARレジスタ５１はＴサイクルにおい
てオペランド要求アドレスを格納するレジスタで
ある。該OP TEARレジスタ５１への入力はＩ
ユニツト１０２からのオペランド要求アドレス
（IU OP REQ ADRS）、OP PFARレジス
タ５２からのアドレス、オペランドポート（OP
PORT）０〜２からのアドレス、ブロツク・
フエツチ・アドレス・レジスタ（BFARO，１，
２，３）からのアドレスをＰサイクルで選択した
ものである。OP TEAR５１に格納されたオペ
ランドの要求アドレスはＴサイクルでTLB５３
を用いて論理アドレスから絶対アドレスに変換さ
れる。それと同時にオペランド・キヤツシユ・デ
イレクトリ（OP CACHE DIRECTORY）メモ
リ５４とMATCH回路５５を用いて、該アドレ
スがキヤツシユ・メモリにあるかどうかを調べ
る。キヤツシユのヒツトかミスかの信号はＢサイ
クルにおいてOP DMRレジスタ５６にセツトさ
れる。またTLB５３からの絶対アドレスはOP
PFARレジスタ５２とOP BAARレジスタ５７
に格納される。キヤツシユ・ヒツトの場合は要求
アドレスはＢサイクルにおいてOP BEARレジ
スタ５８に格納されOP CACHE DATA
ARRAY５９をアクセスしてキヤツシユの読み書
きを実行する。キヤツシユ・ミスの場合にはＲサ
イクルにおいて絶対アドレスがMSAR（Main
Storage Address Register）レジスタ６０に格
納され、そのアドレスはMCU１１を介して主メ
モリをアクセスするために使われる。 このように、従来技術のキヤツシユ・メモリ制
御方式ではＢサイクルにおいて処理が中断された
OP REQ１の要求アドレスはOP PFARレジ
スタ５２に格納され、このレジスタのみを用いて
オペランドのプリフエツチ処理を実行していた。
すなわち、第６図に示すように、キヤツシユ・ミ
スを起こしOP LMD信号を送出したオペランド
要求（OP REQ）に後続する要求OP REQ1と
OP REQ2は各々Ｂサイクル、Ｔサイクルにお
いて処理が中断される。OP LMD信号を送出し
たオペランド要求（OP REQ）は、該要求がＴ
サイクルのときのOP Ｔ OP PORT ID信
号に従い、ＲサイクルにおいてOP PORT0，
１，２のいずれか１個に格納される。なお、上記
OP Ｔ OP PORT ID信号は０〜２の値を
取り、サイクル０→１→２→０→１→…と変化し
ており、ＴサイクルがVALIDのときの値がとら
れる。Ｂサイクルにおいて処理が中断されたOP
REQ1の該要求アドレスはOP BEARレジス
タ５８に格納されるとともにOP PFARレジス
タ５２に格納される。更に１サイクル後には該要
求がＴサイクルのときのOP Ｔ OP PORT
ID信号に従い、該要求アドレスがOP PORT0，
１，２のいずれか１つに格納される。 同様にＴサイクルにおいて処理が中断された
OP REQ2の該要求アドレスはOP TEARレジ
スタ５１に格納され、更に１サイクル後にはOP
BEARレジスタ５８に該要求アドレスが格納
される。しかし、OP PFARレジスタ５２には
OP REQ２の該要求アドレスは格納されない。
すなわち、従来技術ではOP PFARレジスタ５
２には１サイクル前に格納された値がそのまま保
持され、更に１サイクル後には該要求がＴサイク
ルのときのOP Ｔ OP PORT ID信号に従
い該要求アドレスがOP PORT0，１，２のいず
れか１個に格納される。 上記OP PORT0，１，２に格納された要求ア
ドレスのうちのOP LMDを送出したOP REQ
の要求アドレスはブロツクフエツチ処理がなさ
れ、それ以外の要求アドレスに対しては上記要求
の処理終了後再度処理が開始される。 以上、従来技術においてはキヤツシユ・ミスを
起こしたOP REQの１サイクル後にＳユニツト
１０１に受け渡された要求、つまり該OP REQ
の直後のOP REQ1の要求アドレスのみがOP
PFARレジスタ５２に格納されるため、オペラン
ド要求に対するプリフエツチ機能はかなり制限さ
れたものとなつていた。 〔発明が解決しようとする問題点〕 以上のように、従来方式においては、キヤツシ
ユ・ミスを起こしたオペランド要求の直後のオペ
ランド要求についてのみプリフエツチの対象とし
て処理可能であつた。このためキヤツシユ・ミス
を起こしたオペランド要求に後続するオペランド
要求が複数個存在する場合、或いは該オペランド
要求との間が２サイクル以上あいているものにつ
いては、上記プリフエツチ機能を充分に行うこと
が下可能であるという問題が生じていた。 本発明はこのような従来技術の欠点を除去し、
キヤツシユ・ミスを起こしたオペランド要求の後
の複数のオペランド要求に対してもプリフエツチ
の対象として処理することを可能とするキヤツシ
ユ・メモリ制御方式を提供する。 〔問題点を解決するための手段〕 本発明のキヤツシユ・メモリ制御方式に従う装
置の動作は、キヤツシユ・ミスを示すOP LMD
信号を送出した要求の直後の要求、あるいはさら
に後の要求がオペランド要求である場合、キヤツ
シユ・ミスを起こした要求に後続する要求を第３
図に示すプリフエツチ制御装置を用いることによ
り無視せずプリフエツチの対象として処理可能と
している。 該プリフエツチ制御装置は、OP LMD信号、
OP Ｂ OP VAL（Ｂサイクルにおいて処理が
中断された要求に対するValid）信号、OP Ｂ
OP PORT ID（Ｂサイクルにおいて処理が
中断された要求アドレス格納ポートの識別符号）
信号、OP Ｔ OP VAL（Ｔサイクルにおいて
処理が中断された要求に対するValid）信号、
OP Ｔ OP PORT ID（Ｔサイクルにおいて
処理が中断された要求アドレス格納ポートの識別
符号）信号を受取り、OP PORTを制御する
SET PF REQ（プリフエツチアドレスの送出
を制御する）信号、ならびにOP PORT OUT
ID（送出されるアドレスのポートを識別する）
信号を出力する。OP PORT0，１，２のいずれ
かに格納されたプリフエツチアドレスは、キヤツ
シユ・ミスをおこした要求の８サイクル後、また
それに後続するプリフエツチアドレスに対しては
さらに８サイクル後にプリフエツチの起動を開始
するよう、上記SET PF REQ信号により制御
される。また上記プリフエツチアドレス送出に際
しては、上記OP PORT OUT ID信号により
OP PORT0，１，２中のいずれか１個が選択さ
れる。 〔作用〕 本発明は、キヤツシユ・ミスを起したオペラン
ド要求の後続する複数のオペランド要求について
の要求アドレスをポートレジスタに格納し、プリ
フエツチ制御装置からの制御信号を用いてポート
レジスタの内容を選択している。このことによ
り、後続する複数のオペランド要求のアドレスを
無視せず全てプリフエツチの対象とすることが可
能となる。 〔実施例〕 本発明のキヤツシユ・メモリ制御方式を前述し
た第１図の計算機のシステム構成図を用いて説明
する。Ｉユニツト１００からのIU REQ
ADRS信号によりオペランド要求を受けたＳユニ
ツト１０２は、キヤツシユ・メモリ内に該オペラ
ンドが存在する場合にはＩユニツト１００に対し
OP STATUS VALID（OP STV）信号を返
す。該オペランドがキヤツシユ・メモリ内に存在
しない場合にはＩユニツト１００に対しOP
LINE MISSING DETECT（OP LMD）信
号を返すとともに、主記憶制御装置（MCU）１
１に対してMS REQ信号を送出し、MCU１１
が主記憶装置（MSU）１２を制御することによ
りり該オペランドを含むブロツクフエツチが行な
われる。キヤツシユ・メモリを用いる第１図の計
算機システムにおいて、キヤツシユ・ミスを起し
たオペランド要求の直後にオペランド要求が更に
存在するる場合には後者の要求に対してＳユニツ
ト１０２ではプリフエツチ処理が行われる。上記
プリフエツチに関する本発明のアドレス制御系の
説明図及びそのタイムチヤートはそれぞれ第２図
及び第４図に示され、それ等の図を参照して本発
明のキヤツシユ・メモリ制御方式を説明する。 第２図と第４図において、オペランドの要求
（OP REQ）はＳユニツト１０２内ではＰ
（Priority）、Ｔ（Translative address）、Ｂ
（Buffer access）、Ｒ（Result）の４つの各サイク
ルで処理される。Ｒサイクルにおいて、Buffer
（キヤツシユ・メモリ）にデータがない場合には
ブロツクフエツチを行い、ある場合にはキヤツシ
ユ・メモリのデータをCPU内の汎用レジスタへ
転送する。第４図のDMRはDirectory Match
Register信号でキヤツシユに要求用のデータがあ
る場合にactiveになり、ない場合にnon−active
となる信号である。DMRがnon−activeでキヤ
ツシユにデータがない場合にキヤツシユ・ミスを
通知するLMD信号がactiveとなる。これと同時
にＳユニツト１０２はMS REQ信号をMCU１
１に送出し、主メモリの内容とキヤツシユ・メモ
リの内容との交換動作に対する要求を行う。
LMD信号が出された場合には該オペランド要求
OP REQに後続するオペランド要求OP
REQ1，OP REQ2は第４図に示されるように、
それぞれＢサイクル、Ｔサイクルにおいて処理が
一度中断される。Ｂサイクルで処理が中断された
OP REQ1のオペランド要求に対するオペラン
ドアドレスは従来技術ではOP PFAR（Rri−
Fetch Address Register）という単一のレジス
タに格納され、制限的なプリフエツチ処理がなさ
れた。本発明では、従来プリフエツチアドレスを
格納していたOP PFARレジスタを除去し、後
述する第３図のプリフエツチ制御装置を付加する
ことにより、第２図のOP PORTレジスタ２０
に格納された要求アドレスをすべてプリフエツチ
の対象として保持し、かつ選択し、送出すること
を可能としたものである。 本実施例の第４図に示される動作は、結論を先
に述べるとOP LMD信号を送出したオペランド
要求（OP REQ）の直後の要求（OP REQ1）、
あるいはさらに後の要求（OP REQ2）がある
場合、キヤツシユ・ミスを起した要求（OP
REQ）に後続する２個のこれらの要求（OP
REQ1，OP REQ2）を第３図のプリフエツチ制
御装置を用いることにより無視することなくプリ
フエツチの対象として処理可能なものとしてい
る。尚、プリフエツチする要求の数は２個を越え
ても原理的になんら問題は無く拡張される。 第４図のタイミングチヤートを説明する前に、
まず、第２図および第３図を用いて本発明のキヤ
ツシユ・メモリ制御方式のシステムとその動作を
説明する。 第２図の構成図において、Valid（OP Ｔ OP
VAL）信号は現在Ｔサイクルにあるオペラン
ド要求がValid（正当）であるかどうかを示す信
号である。Valid信号が有効で２ビツトのポート
識別（OP TOP PORT ID）信号が有効とな
つたとき、Ｂサイクルにおいて、デコーダ
DEC50によりポート０，１，２のいずれか１つ
選択され、Ｒサイクルにおいて選択されたポート
に要求アドレスが格納される。 このOP PORT0〜２のどのポートから出力す
るかの選択は第３図のプリフエツチ制御装置３０
の出力信号によつてなされる。 OP TEARレジスタ５１はＴサイクルにおい
てオペランド要求アドレスを格納するレジスタで
ある。該OP TEARレジスタ５１への入力は、
Ｉユニツト１０２からのオペランド要求アドレス
（IU OP REQ ADRS）、オペランドポート
（OP PORT０〜２）からのアドレス、ブロツ
ク・フエツチ・アドレス・レジスタ（BFAR０，
１，２，３）からのアドレスをＰサイクルで選択
したものである。本発明では従来のOP PFAR
レジスタ５２は存在せず、従つてOP PFARレ
ジスタからのアドレスはOP TEARレジスタ５
１には入力されない。OP TEARレジスタ５１
に格納されたオペランドの要求アドレスはＴサイ
クルでTLB５３を用いて論理アドレスから絶対
アドレスに変換される。それと同時にオペラン
ド・キヤツシユ・デイレクトリ（OP CACHE
DIRECTORY）メモリ５４とMATCH回路５５
を用いて該アドレスがキヤツシユ・メモリにある
かどうかを調べる。キヤツシユのヒツトかミスか
の信号はＢサイクルにおいてOP DMRレジスタ
５６にセツトされる。また、TLB５３からの絶
対アドレスはOP BAARレジスタ５７に格納さ
れる。キヤツシユ・ヒツトの場合は要求アドレス
はＢサイクルにおいてOP BEARレジスタ５８
に格納され、OP CACHE DATA ARRAY５９
をアクセスしてキヤツシユの読書きを実行する。
キヤツシユ・ミスの場合にはＲサイクルにおいて
絶対アドレスがMSAR（Main Storage Address
Register）レジスタ６０に格納され、そのアドレ
スはMCU１１を介して主メモリをアクセスする
ために使われる。 キヤツシユ・ミスを起した要求（OP REQ）
の後の複数の要求（OP REQ1，OP REQ2）
をプリフエツチの対象とする処理の制御を実行す
る本発明のプリフエツチ制御装置３０は第３図に
示される。この装置において、OP REQの要求
のキヤツシユ・ミスを示すOP LMD信号、Ｂサ
イクルにおいて処理が中断された要求（OP
REQ1）に対するValidを示すOP Ｂ OP
VAL信号、Ｂサイクルにおいて処理が中断され
た要求（OP REQ1）の要求アドレスを格納し
ているポートの識別を示すOP Ｂ OP PORT
ID信号、Ｔサイクルにおいて処理が中断され
た要求（OP REQ2）に対するValidを示すOP
Ｔ OP VAL信号、Ｔサイクルにおいて処理
が中断された要求（OP REQ2）の要求アドレ
スを格納するポートの識別を示すOP Ｔ OP
PORT ID信号を受け取る。そして、この装置
３０はOP PORT０〜２，２０を制御しプリフ
エツチアドレスを送出する制御を行うSET PF
REQ信号、並びに送出されるアドレスのポー
トを識別するOP PORT OUT ID信号を送出
する。 OP REQ要求がキヤツシユ・ミスを起こす
と、OP LMD信号がactiveとなり、この信号が
トリガとなつて、OP Ｂ OP VAL，OP Ｂ
OP PORT ID，OP Ｔ OP VAL，OP
Ｔ OP PORT IDの各信号はそれぞれ、プ
リフエツチ用のレジスタであるPF REQ
VAL，Ｂ，PF OP PORT ID Ｂ，PF
REQ VAL Ｔ，PF OP PORT ID Ｔの
各レジスタにそれぞれ格納される。前記２つの
Valid信号（OP Ｂ OP VAL，OP Ｔ OP
VAL）を回路３０１を用いて混合し、その出
力はデコーダ３０２の選択制御信号となる。ま
た、PF REQ VAL Ｂ信号は、SET PF
REQ信号によりプライオリテイがとれることに
よりリセツトされる。該デコーダ３０２は該PF
OP PORT ID Ｂと該PF OP PORT
ID Ｔのレジスタの各信号を選択する。該デコ
ーダ３０２の出力信号OP PORT OUT IDは
キヤツシユ・ミスを起したオペランド要求（OP
REQ）に後続しそれぞれＢとＴのサイクルで
中断しているオペランド要求OP REQ1，OP
REQ2に対する要求アドレスを格納するポートの
ポート識別信号である。それゆえ、第３図に示す
ように該オペランド要求OP REQ1とOP
REQ2のそれぞれの要求アドレスを格納している
OP PORT０〜２の出力のどれか１つがデコー
ダ２１によつて該ポート識別信号で選択すれば、
プリフエツチされた要求アドレスはすべて無視さ
れることなく、送出されることになる。 OP PORT０，１，２のいずれかに格納され
たOP REQ1に対応するプリフエツチアドレス
は第４図のタイムチヤートに示すように、キヤツ
シユ・ミスを起した要求（OP REQ）のＰサイ
クルから８サイクル後、またそれに後続するOP
REQ2に対応するプリフエツチアドレスに対し
てはさらに８サイクル後のＰサイクルからプリフ
エツチの起動が開始される。この開始は上記プリ
フエツチ制御装置３０から出力されるSET PF
REQ信号により制御される。また上記プリフ
エツチアドレスの送出に際しては、Ｐサイクルに
出される上記OP PORT OUT ID信号により
OP PORT０，１，２中のいずれか１個が選択
される。また、プリフエツチとして送出された要
求（OP REQ1，OP REQ2）において、Ｂサ
イクルにおいてキヤツシユに存在するかいなかを
示すOP DMRレジスタ５６の内容がOFF（キヤ
ツシユ・ミス）であれば、プリフエツチ要求用の
MS REQ信号がLMD信号と共にＲサイクルで
送出される。またON状態すなわちキヤツシユ・
ヒツトである場合にはプリフエツチ要求のMS
REQ信号は送出されない。 〔発明の効果〕 本発明によれば、該プリフエツチ制御装置によ
り、キヤツシユを起こした要求の後の複数の要求
はすべてプリフエツチの対象として無視されず、
従つて、オペランド要求に対するプリフエツチ機
能が向上し、高速でかつ効率の良いキヤツシユ・
メモリの制御が可能となる。
第１図はキヤツシユ・メモリを有する計算機シ
ステムの構成図、第２図は本発明のキヤツシユ・
メモリ制御方式によるプリフエツチに関するアド
レス制御系の構成図、第３図は本発明方式による
プリフエツチ制御装置の構成図、第４図は本発明
方式におけるタイムチヤート、第５図は従来のキ
ヤツシユ・メモリ制御方式によるプリフエツチに
関するアドレス制御系の構成図、第６図は従来方
式におけるタイムチヤートである。 １０…中央処理装置（CPU）、１１…主記憶制
御装置（MCU）、１２…主記憶装置（MSU）、２
０…ポートレジスタ、２１…デコーダ、３０…本
発明におけるプリフエツチ制御装置、５０…デコ
ーダ、５１…Ｔサイクルにおいてオペランド要求
アドレスを格納するOP TEAR（Operand Ｔ−
cycle Effective Address Register）レジスタ、
５２…プリフエツチアドレスを格納するるOP
PFARレジスタ（従来技術）、５３…論理アドレ
スを絶対アドレスに変換するTLB、５４…オペ
ランド・キヤツシユ・デイレクトリ・メモリ、５
５…MATCH回路、５６…キヤツシユのヒツト
かミスを示す信号をセツトするOP DMRレジス
タ、５７…絶対アドレスを格納するBAAR（Ｂ−
cycle Absolute Address Register）レジスタ、
５８…キヤツシユヒツトの要求アドレスを格納す
るOP BEARレジスタ、５９…オペランドキヤ
ツシユ・データアレイ、６０…キヤツシユ・ミス
のときの絶対アドレスを格納するMSARレジス
タ、１００…命令（）ユニツト、１０１…実行
（Ｅ）ユニツト、１０２…Ｓ（Storage）ユニツ
ト、３０１…ゲート回路、３０２…デコーダ。
ステムの構成図、第２図は本発明のキヤツシユ・
メモリ制御方式によるプリフエツチに関するアド
レス制御系の構成図、第３図は本発明方式による
プリフエツチ制御装置の構成図、第４図は本発明
方式におけるタイムチヤート、第５図は従来のキ
ヤツシユ・メモリ制御方式によるプリフエツチに
関するアドレス制御系の構成図、第６図は従来方
式におけるタイムチヤートである。 １０…中央処理装置（CPU）、１１…主記憶制
御装置（MCU）、１２…主記憶装置（MSU）、２
０…ポートレジスタ、２１…デコーダ、３０…本
発明におけるプリフエツチ制御装置、５０…デコ
ーダ、５１…Ｔサイクルにおいてオペランド要求
アドレスを格納するOP TEAR（Operand Ｔ−
cycle Effective Address Register）レジスタ、
５２…プリフエツチアドレスを格納するるOP
PFARレジスタ（従来技術）、５３…論理アドレ
スを絶対アドレスに変換するTLB、５４…オペ
ランド・キヤツシユ・デイレクトリ・メモリ、５
５…MATCH回路、５６…キヤツシユのヒツト
かミスを示す信号をセツトするOP DMRレジス
タ、５７…絶対アドレスを格納するBAAR（Ｂ−
cycle Absolute Address Register）レジスタ、
５８…キヤツシユヒツトの要求アドレスを格納す
るOP BEARレジスタ、５９…オペランドキヤ
ツシユ・データアレイ、６０…キヤツシユ・ミス
のときの絶対アドレスを格納するMSARレジス
タ、１００…命令（）ユニツト、１０１…実行
（Ｅ）ユニツト、１０２…Ｓ（Storage）ユニツ
ト、３０１…ゲート回路、３０２…デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置１０内の命令制御ユニツト１０
０が主記憶装置１２の内容の一部の写しを保持す
るキヤツシユ・メモリにアドレスを与え前記キヤ
ツシユ・メモリ内に前記アドレスがあればキヤツ
シユ・ヒツトの制御を行い、前記アドレスがなけ
ればキヤツシユ・ミスの制御を行うキヤツシユ・
メモリ制御ユニツト１０２において、前記命令制
御ユニツト１００から送出されるキヤツシユの参
照要求（OP REQ）がキヤツシユ・ミスを起こ
したとき、 キヤツシユ・ミスを起こした前記要求（OP
REQ）の後の複数の要求（OP REQ1，OP
REQ2，…）に対して処理が中断された要求アド
レスを少なくとも格納する複数の主記憶読出しポ
ート２０と、 前記キヤツシユ・ミスを通知するキヤツシユ・
ミス信号（OP LMD）、キヤツシユ・ミスを起
こした前記参照要求（OP REQ）の後の全ての
参照要求（OP REQ1，OP REQ2，…）に対
して処理が中断されたことを通知するVALID信
号（OP Ｂ OP VAL，OP Ｔ OP VAL，
…）、及び処理が中断された要求アドレスを格納
する前記主記憶読出しポート２０の識別信号
（OP Ｂ OP PORT ID，OP Ｔ OP
PORT ID，…）を入力し、キヤツシユ・ミス
を起こした前記参照要求（OP REQ）から予め
決められたサイクル毎に中断された前記全ての参
照要求（OP REQ1，OP REQ2…）に対する
メモリ参照のプリフエツチ起動を開始する制御信
号（SET PF REQ）及び前記複数の主記憶読
出しポート２０のいずれか１個を選択する選択制
御信号（OP PORT OUT ID）とを形成する
プリフエツチ制御手段３０を有し、キヤツシユ・
ミスを起こした参照要求（OP REQ）の後の複
数の全ての要求（OP REQ1，OP REQ2，…）
に対する要求アドレスを無視することなくプリフ
エツチの対象として処理することを特徴とするキ
ヤツシユ・メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110868A JPS63276643A (ja) | 1987-05-08 | 1987-05-08 | キャッシュ・メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110868A JPS63276643A (ja) | 1987-05-08 | 1987-05-08 | キャッシュ・メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276643A JPS63276643A (ja) | 1988-11-14 |
| JPH0456345B2 true JPH0456345B2 (ja) | 1992-09-08 |
Family
ID=14546723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110868A Granted JPS63276643A (ja) | 1987-05-08 | 1987-05-08 | キャッシュ・メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276643A (ja) |
-
1987
- 1987-05-08 JP JP62110868A patent/JPS63276643A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276643A (ja) | 1988-11-14 |
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