JPS63276643A

JPS63276643A - キャッシュ・メモリ制御方式

Info

Publication number: JPS63276643A
Application number: JP62110868A
Authority: JP
Inventors: Kazue Yamaguchi; 和枝山口; Hideki Osone; 大曽根　秀樹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-08
Filing date: 1987-05-08
Publication date: 1988-11-14
Also published as: JPH0456345B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕本発明は、小容量の高速なキャッシュ・メモリを用いて
等価的に大容量の高速なメモリを実現するキャッシュ・
メモリの制御方式に関する。キャッシュ・メモリを中央
処理装置（ＣＰ　Ｕ）内に有する計算機システムに於い
て、主記憶装置へのブロックフェッチで、従来は、キャ
ッシュにデータがなくキャッシュ・ミスを起した要求の
直後の要求アドレスは無視されずブリフェッチの対象と
して処理されていたが、それ以後の要求アドレスは無視
されていた。本発明はキャッシュ・ミスを起した要求の
直後の要求、あるいはさらにその後の要求をブリフェッ
チの対象として処理可能とし、ブリフェッチ機能の向上
を図るものである。

〔産業上の利用分野〕

本発明は、中央処理装置内における命令（１）ユニット
からのオペランドアクセス要求に対しＳ（Ｓｔｏｒａｇ
ｅ　）ユニットが行うキャッシュ・ミスの要求に後続す
る要求アドレスを保持するためのブリフェッチ機能に係
り、特にＣＰＵ内のキャッシュ・メモリの制御主記憶読
出しポートの制御およびブリフェッチ制御に関する。

〔従　来　技　術〕

計算機システムにおいて、中央処理装置（ＣＰＵ）内の
キャッシュ・メモリアクセス時間に対し、主記憶装置に
対するアクセス時間は非常に大きい。

計算機システムの処理能力の向上をはかるためにはアク
セス時間の小さいキャッシュ・メモリ内に有効なデータ
を主記憶装置より効率よく転送する必要がある。

中央処理装置（ＣＰ　Ｕ）と主記憶装置（ＭＳＵ）との
中間に置く小容量で高速なメモリをキャッシュ・メモリ
　（Ｃａｃｈｅ　Ｍｅｍｏｒｙ）という。メモリは一般
に高速なほど高価格なので大容量な主記憶メモリ　（以
後主メモリと呼ぶ）を全て高速なメモリで構成するのは
経済的でない。そのため、小容量の高速なキャッシュ・
メモリを用いて等価的に大容量の高速なメモリを実現す
るキャッシュ・メモリ方式は特に大型計算機の処理速度
を向上するために極めて重要な技術である。主メモリに
格納している命令（インストラクション）やオペランド
データの中でさしあたり使用する部分をキャッシュ・メ
モリに格納する。ＣＰＵが命令を実行するとき、ＣＰＵ
は最初にキャッシュ・メモリにアドレスを与える。キャ
ッシュ・メモリ内にそのアドレスがあればキャッシュ・
ヒント、なければキャッシュ・ミスが起こる。キャッシ
ュ・ヒントしている間はＣＰＵはキャッシュ・メモリだ
けを参照するので高速処理が可能となる。キャッシュ・
ミスの場合にはＣＰＵは命令の実行を中断し、キャッシ
ュ・メモリの内容と主メモリの内容を交換する。

キャッシュ・メモリの各ユニットの構成単位は「ブロッ
ク」と呼ばれ、１ブロツクは数ワードから構成される。

キャッシュ・メモリと主メモリの内容を交換する場合に
はブロック単位で実行される。また、キャッシュ・ミス
の場合、ＣＰＵが書込み実行の場合には、その時点で書
込み内容をキャッシュ・メモリに書込み、内容交換時に
全ブロックを主メモリに書込むスワップ方式と、書込み
が行われる毎にキャッシュ・メモリと主メモリに共に書
込みを実行するストア・スル一方式がある。

第１図はキャッシュ・メモリを用いる場合の計算機シス
テム構成である。ＣＰＵｌ０は命令に関する制御を行う
Ｉ　　（Ｉｎｓｔｒｕｃｔｉｏｎ　）ユニット１００、
オペランドデータに対して演算を実行するＥ（Ｅｘｅｃ
ｕｔｉｏｎ　）ユニット１０１、及びキャッシュ・メモ
リや主メモリに対するメモリの読出しや書込みの制御で
特にＩユニット１００からの要求に対してキャッシュの
ヒントとミスにおける制御を行うＳ　（Ｓｔｏｒａｇｅ
　）ユニット１０２から構成される。ＣＰＵｌ０はＳユ
ニット１０２を介してＭＣＵ　１１　　（Ｍａｉｎ　Ｓ
ｔｏｒａｇｅ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ　　（主記憶
制御装置））に接続され、ＭＣＵｌｌはＳユニット１０
２からの要求に従い主メモリのあるＭＳＵＩ２　（Ｍａ
ｉｎ　Ｓｔｏｒａｇｅ　Ｕｎｉｔ　　（主記憶装置））
の読書き動作の制御を実行する。ｌユニット１００から
Ｓユニット１０２にオペランドの要求信号（ＯＰ−ＲＥ
Ｑ）とオペランドの要求に対するフェッチアドレス（Ｏ
Ｐ、−ＲＥＱ　ＡＤＲ３）が送出される。またはｌユニ
ット１００からＳユニット１０２に命令フェッチの要求
信号（ＩＦ　）ＩＲＱ）と命令フェッチの要求に対する
アドレス（ＩＪＲＥＱＪＤＲ３）が送出される。

その要求に答えるため、Ｓユニット１０２は内部にある
オペランド或いは命令用のキャッシュ・メモリを８周べ
、キャッシュ・メモリにその内容がある場合、すなわち
キャッシュ・ヒントの場合には、０Ｐ−３ＴＶ　（Ｏｐ
ｅｒａｎｄ　５ｔａｔｕｓ　Ｖａｌｉｄ）信号或いはＩ
Ｐ−３ＴＶ　　（Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｆｅｔｃｈ
　５ｔａｔｕｓ　Ｖａｌｉｄ）信号を１ユニツト１００
に返す。このときはＩユニットはキャッシュ・メモリに
対して読書きが可能となる。ｌユニット１００はキャッ
シュ・メモリから命令をＩＦ　ＣＭＣＩＩＥ−ＤＡＴ八
として受は取る。また、Ｅユニット１０１はキャッシュ
　メモリからオペランドをＯＰ　ＣＡＣＨＥ−ＤＡＴＡ
として受は取る。キャッシュ・ミスの場合はそれぞれオ
ペランドに対するＯＰ−ＬＭＤ　（Ｏｐｅｒａｎｄ　Ｌ
ｉｎｅ　Ｍｉｓｓｉｎｇ　Ｄｉｔｅｃｔ、　）信号や命
令に対するＩＦ　ＬＭＤ　（Ｉｎｓｔｒｕｃｔｉｏｎ　
Ｆｅｔｃｈ　Ｌｉｎｅ　Ｍｉｓｓｉｎｇ　Ｄｉｔｅｃｔ
）信号を返す。この時にはキャッシュ・メモリに要求し
た内容はないため、Ｓユニット１０２はＭＣＵＩＩに対
してＭＳ−ＲＥＱ信号を出して主メモリの参照の要求を
行い、それと同時に、ＭＳ−ＲＥＱ−ＡＤＲ３の参照ア
ドレスを与える。また、要求に対する識別信号のＲＥＱ
ＪＤ信号も送出する。そしてＭＣＵＩＩはＭＳｔＪ１２
の主メモリにアクセスする。ＲＥＱＪＤによってオペラ
ンドのブロックフェッチ、命令のブロックフェッチ、オ
ペランＩ・のブリフェッチ、Ｔｒａｎｓｌａｔｉｏｎの
ブロックフェッチなどが識別される。ＭＣＵＩＩからＳ
ユニノ［・１０２には要求されたデータ（ＭＳ　ＤＡＴ
Ａ　）が送出されると同時に、前記ＲＩＥＱ−ＩＤと等
価な識別信”ｉ　ＩＩＴＮ−１ｕも送出される。１）Ａ
ＴＡＪＤばデータの順番等の制御用の識別信号である。

このように、キャッシュ・メモリを用いるシステムにお
いて、キャッシュ・ミスを起こしたオペランド要求の直
後にオペランド要求が更に存在する場合には後者の要求
に対してＳユニット１０２ではブリフェッチ処理が行わ
れる。上記ブリフェッチに関する従来方式のアドレス制
御系の説明図及びそのタイムチャートはそれぞれ第５図
及び第６図に示され、これ等の図を参照して従来のキャ
ッシュ・メモリ制御方式を説明する。

第６図のタイミングチャートにおいて、オペランドの要
求（ＯＰ　ｌ？ＥＱ）はＳユニット１０２内ではＰ　（
Ｐｒｉｏｒｉｔｙ）　、Ｔ　（Ｔｒａｎｓｌａｔｉｖｅ
　ａｄｄｒｅｓｓ　）、Ｂ　（Ｂｕｆｆｅｒ　ａｃｃｅ
ｓｓ　）　、Ｒ（Ｒｅｓｕｌｔ）の４つの各サイクルで
処理される。Ｒサイクルにおいて、Ｂｕｆｆｅｒ　（キ
ャッシュ・メモリ）にデータがある場合には、キャッシ
ュ・メモリにあるデータをＣＰＵ内の汎用レジスタへ転
送する。ＤＭＲは１）ｉｒｅｃｔｏｒｙ　Ｍａｔｃｈ　
Ｒｅｇｉｓｔｅｒ信号でキーｔ”７シユに要求用のデー
タがある場合にアクティブになり、ない場合にノンアク
ティブとなる信号である。ＤＭＲがノンアクティブでキ
ャッシュにデータがない場合にキャッシュ・ミスを通知
するＬＭＤ信号がアクテイブとなる。これと同時にＳユ
ニット１０２はＭＳ−ＲＥＱ信号をＭＣＵＩＩに送出し
主メモリの内容とキャッシュ・メモリの内容との交換動
作に対する要求を行う。ＬＭＤ信号が出された場合には
該オペランド要求ＯＰ　ＲＥＱに後続するオペランド要
求０Ｐ−ＲＥＱ　１．０Ｐ−ＲＥＱ２はパイプライン的
に処理されず、それぞれＢサイクル、Ｔサイクルにおい
て処理が中断される。Ｂサイクルで処理が中断された０
Ｐ−ＲＥＩＩＩのオペランド要求に対するオペランドア
ドレスは後述するＯＰ　ＢＥＡＲ（Ｂ−ｃｙｃｌｅ　　
ＥｆｆｅｃｔｉｖｅＡｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ
）というレジスタに格納されるとともに、０ＰＪＦＡＲ
（Ｐｒｉ”Ｆｅｔｃｈ　Ａｄｄｒｅｓｓ　　Ｒｅｇｉｓ
ｔｅｒ　）というレジスタ５２にも格納される。しかし
、Ｔサイクルで処理が中断された０Ｐ−ＲＥＱ２のオペ
ランド要求に対するオペランドアドレスは０Ｐ−ＰＦＡ
Ｒというレジスタ５２には格納されない。

ＯＰ　ＬＭＤを送出し、キャッシュ・ミスとなったオペ
ランド要求（ＯＰ　ＲＥＱ）に対する要求アトルスは、
主メモリに対する参照アドレスとしてＭＣＵＩＩに転送
されブロックフェッチの処理がなされる。

また、ＯＰ　ＰＦＡＲというレジスタ５２にアドレスが
格納された要求０Ｐ−ＲＥＱ１に対してはＳユニット１
０２からＭＣＵＩＩへ、そのアドレスがブリフェッチア
ドレスとして送られる。すなわち、ＬＭＤ信号が送出さ
れた４サイクル後にプリフェッチ要求（ＳＥＴＪＦ　Ｒ
ＥＱ）信号を送出し、次のＢサイクルにおいてキャッシ
ュのヒントまたはミスを示すＤＭＲ信号が０ＦＦ（キャ
ッシュ・ミス）であればブロックフェッチ要求用のＭＳ
　ＲＥＱ信号をＬＭＤ信号と共にＲサイクルで送出する
。また該ＤＭＲ信号がＯＮ（キャッシュ・ヒット）の場
合はＭＳ　Ｒ２口は送出されない。

しかし、ＯＰ　ＲＥＱＩの次のＯＰ　ＲＥＱ２に対する
要求アドレスはＯＰ　ＰＦＡＲというレジスタ５２には
格納されないので、ブリフェッチ要求信号は送出されず
、該オペランド要求（ＯＰ−ＲＥＱ２）は無視される。

次に、第５図を用いて従来のキャッシュ・メモリ制御方
式のシステムとその動作を説明する。

Ｖａｌｉｄ　　（ＯＰ　Ｔ−ＯＰ−ＶＡＬ　）信号は現
在Ｔサイクルにあるオペランド要求がＶａｌｉｄ　　（
正当）であるかを示す信号である。Ｖａｌｉｄ信号が有
効で２ビツトのポート識別（ＯＰｊ　０Ｐ−ＰＯＲＴｊ
Ｄ　）信号が有効となったとき、Ｂサイクルにおいて、
デコーダＤＥＣ５０によりポー）０．１．２のいずれか
１つが選択され、Ｒサイクルにおいて選択されたポート
に要求アドレスが格納される。

ＯＰ　Ｔｌｌ！ＡＲレジスタ５１はＴサイクルにおいて
オペランド要求アドレスを格納するレジスタである。

該０ＰｊＥＡＲレジスタ５１への入力はＩユニット１０
２からのオペランド要求アドレス（ＩＩ　０ＰＪＩＥＱ
−ＡＤＲ５）　、ＯＰ　ＰＦＡＲレジスタ５２からのア
ドレス、オペランドポート（ＯＰ−ＰＯＲＴ　）　０〜
２からのアドレス、ブロック・フェッチ・アドレス・レ
ジスタ（ＢＦＡＲｏ、　　１．　２．　３）からのアド
レスをＰサイクルで選択したものである。ＯＰ　ＴＥＡ
Ｉ？　５１に格納されたオペランドの要求アドレスはＴ
サイクルでＴＬＢ５３を用いて論理アドレスから絶対ア
ドレスに変換される。それと同時にオペランド・キャッ
シュ・ディレクトリ　（ＯＰ　ＣＡＣＨＥ　ＤＩＲＥＣ
ＴＯＲＹ）メモリ５４とＭＡＴＣＨ回路５５を用いて、
該アドレスがキャッシュ・メモリにあるかどうかを調べ
る。

キャッシュのヒントかミスかの信号はＢサイクルにおい
てＯＰ　ＤＭＲレジスタ５６にセントされる。またＴＬ
Ｂ　５３からの絶対アドレスはＯＰ　ＰＦＡＲレジスタ
５２とＯＰ　ＢＭＡＲレジスタ５７に格納される。

キャッシュ・ヒントの場合は要求アドレスはＢサイクル
においてＯＰ　ＢＥＡＲレジスタ５８に格納されＯＰ　
ＣＡＣＨＥ　ＤＡＴＡ　ＡＲＲＡＹ　５９をアクセスし
てキャッシュの読み書きを実行する。キャンシュ・ミス
の場合にはＲサイクルにおいて絶対アドレスがＭＳ八へ
　（Ｍａｉｎ　Ｓｔｏｒａｇｅ　Ａｄｄｒｅｓｓ　Ｒｅ
ｇｉｓｔｅｒ　）レジスタ６０に格納され、そのアドレ
スはＭＣＵＩＩを介して主メモリをアクセスするために
使われる。

このように、従来技術のキャッシュ・メモリ制御方式で
はＢサイクルにおいて処理が中断されたＯＰ　ＲＥＱＩ
の要求アドレスは０ＰＪＦＡＲレジスタ５２に格納され
、このレジスタのみを用いてオペランドのブリフェッチ
処理を実行していた。すなわち、第６図に示すように、
キャッシュ・ミスを起こしＯＰ　ＬＭＤ信号を送出した
オペランド要求（ＯＰ　ＲＥＱ）に後続する要求ＯＰｊ
？ＥＱ１とＯＰ　ＲＥＱ２は各々Ｂサイクル、Ｔサイク
ルにおいて処理が中断される。ＯＰＬＭＤ信号を送出し
たオペランド要求（ＯＰ−ＲＥＱ）は、該要求がＴサイ
クルのときの０Ｐ−Ｔ−ＯＰＪＯＲＴｊＤ信号に従い、
ＲサイクルにおいてＯＰ　ＦＯＲＴ　０．　１゜２のい
ずれか１個に格納される。なお、上記ＯＰ　Ｔ−ＯＰ　
ＰＯＲＴｊＤ信号は０〜２の値を取り、サイクル０−１
−２−０−１−・・・と変化しており、ＴサイクルがＶ
ＡＬＩＤのときの値がとられる。Ｂサイクルにおいて処
理が中断された０Ｐ−ＲＥＱＩの該要求アドレスはＯＰ
　ＢＥＡＲレジスタ５８に格納されるとともにＯＰ　Ｐ
ＦＡＩ？レジスタ５２に格納される。更に１サイクル後
には該要求がＴサイクルのときの０Ｐｊ−ＯＰ　ＰＯＲ
ＴｊＤ信号に従い、該要求アドレスがｏｐＦＯＲＴ　０
．　１．　２のいずれか１つに格納される。

同様にＴサイクルにおいて処理が中断された０ＰＪＥＱ
２の該要求アドレスはＯＰ　ＴＥＡＲレジスタ５１に格
納され、更に１サイクル後にはＯＰ　ＢＥＡＲレジスタ
５日に該要求アドレスが格納される。しかし、ＯＰ　Ｐ
ＦＡＩ？レジスタ５２にはＯＰ　ＲＥＱ２の該要求アト
レスは格納されない。すなわち、従来技術では０ＰＰＰ
ＡＲレジスタ５２には１サイクル前に格納された値がそ
のまま保持され、更に１サイクル後には該要求がＴサイ
クルのときの０Ｐ−Ｔ　０Ｐ−ＰＯＲＴ−ＩＤ信号に従
い該要求アドレスがＯＰ　ＦＯＲＴ　０．　１．　２の
いずれか１個に格納される。

上記ＯＰ　ＰＯＲＴ　Ｏｌｌ、２に格納された要求アド
レスのうちＯＰｊＭＤを送出したＯ　Ｐ−ＲＥ　［＋の
要求アドレスはブロックフェッチ処理がなされ、それ以
外の要求アドレスに対しては上記要求の処理終了後再度
処理が開始される。

以上、従来技術においてはキャッシュ・ミスを起こした
ＯＰ　ＲＥＱの１サイクル後にＳユニット１０１に受は
渡された要求、つまり該０ＰＩＲＱの直後のＯＰ　ＲＥ
ＱＩの要求アドレスのみがＯＰ　ＰＦＡＲレジスタ５２
に格納されるため、オペランド要求に対するブリフェッ
チ機能はかなり制限されたものとなっていた。

〔発明が解決しようとする問題点〕

以上のように、従来方式においては、キャッシュ・ミス
を起こしたオペランド要求の直後のオペランド要求につ
いてのみブリフェッチの対象として処理可能であった。

このためキャッシュ・ミスを起こしたオペランド要求に
後続するオペランド要求が複数個存在する場合、或いは
該オペランド要求との間が２サイクル以上おいているも
のについては、上記ブリフェッチ機能を充分に行うこと
が不可能であるという問題が生じていた。

本発明はこのような従来技術の欠点を除去し、キャッシ
ュ・ミスを起こしたオペランド要求の後の複数のオペラ
ンド要求に対してもブリフェッチの対象として処理する
ことを可能とするキャッシュ・メモリ制御方式を提供す
る。

〔問題点を解決するための手段〕本発明のキャッシュ・メモリ制御方式に従う装置の動作
は、キャッシュ・ミスを示すＯＰ　ＬＭＤ信号を送出し
た要求の直後の要求、あるいはさらに後の要求がオペラ
ンド要求である場合、キャッシュ・ミスを起こした要求
に後続する要求を第３図に示すブリフェッチ制御装置を
用いることにより無視せずブリフェッチの対象として処
理可能としている。

該ブリフェッチ制御装置は、ＯＰ−ＬＭＤ信号、０Ｐ−
Ｂ−ＯＰ　ＶＡＬ　　（Ｂサイクルにおいて処理が中断
された要求に対するＶａｌｉｄ　）信号、ＯＰ　ＢＪＰ
　ＰＯＲＴＪＤ（Ｂサイクルにおいて処理が中断された
要求アドレス格納ポートノ識別符号）信号、ＯＰ−Ｔ−
ＯＰ　ＶＡＬ（Ｔサイクルにおいて処理が中断された要
求に対するＶａｌｉｄ　）信号、ＯＰ　Ｔ−ＯＰ−ＰＯ
ＲＴ−ＩＤ　　（Ｔサイクルにおいて処理が中断された
要求アドレス格納ポートの識別符号）信号を受取り、Ｏ
Ｐ　ＰＯＲＴを制御するＳＥＴ　ＰＦ　ＲＥＱ　（ブリ
フェッチアドレスの送出を制御する）信号、ならびにＯ
Ｐ　ＰＯＲＴ−０υＴ−ＩＤ　（送出されるアドレスの
ポートを識別する）信号を出力する。０ＰＪＯＲＴ　Ｏ
，１，２のいずれかに格納されたブリフェッチアドレス
は、キャッシュ・ミスをおこした要求の８サイクル後、
またそれに後続するブリフェッチアドレスに対してはさ
らに８サイクル後にブリフェッチの起動を開始するよう
、上記５ＥＴＪＦ−ＲＥＱ信号により制御される。また
上記ブリフェッチアトレス送出に際しては、上記０Ｐ−
ＰＯＲＴ−ＯＵＴ　ＩＤ信号によりＯＰ　ＦＯＲＴ　Ｏ
，１，２中のいずれか１個が選択される。

〔作　　　用〕

本発明は、キャッシュ・ミスを起したオペランド要求の
後続する複数のオペランド要求についての要求アドレス
をポートレジスタに格納し、ブリフェッチ制御装置から
の制御信号を用いてボーＩ・レジスフの内容を選択して
いる。このことにより、後続する複数のオペランド要求
のアドレスを無視せず全てブリフェッチの対象とするこ
とが可能となる。

〔実　　施　　例〕

本発明のキャッシュ・メモリ制御方式を前述した第１図
の計算機のシステム構成図を用いて説明する。■ユニッ
ト１００からのＩＩ　ＲＥＱＪＤＲ３信号によりオペラ
ンド要求を受けたＳユニット１０２は、キャッシュ・メ
モリ内に該オペランドが存在する場合には■ユニット１
００に対しＯＰ　５ＴＡＴＵＳ−ＶＡＬＩＤ　　（ＯＰ
　５ＴＶ）信号を返す。該オペランドがキャッシュ・メ
モリ内に存在しない場合にはＩユニット１００に対しＯ
Ｐ　ＬＩＮＥ−ＭＩＳＳＩＮＧ−ＤＥＴＥＣＴ　（ＯＰ
−ＬＭＤ）信号を返すとともに、主記憶制御装置（ＭＣ
Ｏ）１１に対してＭＳＬＲＥＱ信号を送出し、ＭＣＵｌ
ｌが主記憶装置（ＭＳＵ）１２を制御することにより該
オペランドを含むブロックフェッチが行なわれる。キャ
ッシュ・メモリを用いる第１図の計算機システムにおい
て、キャッシュ・ミスを起したオペランド要求の直後に
オペランド要求が更に存在する場合には後者の要求に対
してＳユニット１０２ではブリフェッチ処理が行われる
。上記ブリフェッチに関する本発明のアドレス制御系の
説明図及びそのタイムチャートはそれぞれ第２図及び第
４図に示され、これ等の図を参照して本発明のキャッシ
ュ・メモリ制御方式を説明する。

第２図と第４図において、オペランドの要求（ＯＰ　Ｒ
ＥＱ）はＳユニット１０２内ではＰ　（Ｐｒｉｏｒｉｔ
ｙ）　、Ｔ　　（Ｔｒａｎｓｌａｔｉｖｅ　ａｄｄｒｅ
ｓｓ　＞　、Ｂ　　（Ｂｕｆｆｅｒａｃｃｅｓｓ　）　
、Ｒ（Ｒｅｓｕｌｔ）の４つの各サイクルで処理される
。Ｒサイクルにおいて、Ｂｕｆｆｅｒ　（キャッシュ・
メモリ）にデータがない場合にはブロックフェッチを行
い、ある場合にはキャッシュ・メモリのデータをＣＰＵ
内の汎用レジスタへ転送する。第４図のＤＭＲはＤｉｒ
ｅｃｔｏｒｙ　Ｍａｔｃｈ　Ｒｅｇｉｓｔｅｒ信号でキ
ャッシュに要求用のデータがある場合にａｃｔｉｖｅに
なり、ない場合にｎｏｎ−ａｃｔｉｖｅとなる信号であ
る。ＤＭＲがｎｏｎ−ａｃｔｉｖｅでキャッシュにデー
タがない場合にキャッシュ・ミスを通知するＬＭＤ信号
がａｃｔｉｖｅとなる。これと同時にＳユニット１０２
はＭＳ　ＲＥＱ信号をＭＣＵＩＩに送出し、主メモリの
内容とキャッシュ・メモリの内容との交換動作に対する
要求を行う。ＬＭＤ信号が出された場合には該オペラン
ド要求ＯＰＪ？ＥＱに後続するオペランド要求ＯＰ　Ｒ
ＥＱＩ　、　ＯＰ　ＲＥＱ２は第４図に示されるように
、それぞれＢサイクル、Ｔサイクルにおいて処理が一度
中断される。Ｂサイクルで処理が中断されたＯＰ　ＲＥ
ＱＩのオペランド要求に対するオペランドアドレスは従
来技術ではＯＰ　ＰＦＡＲ（ＰｒｉｍＦｅｔｃｈ　Ａｄ
ｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）という単一のレジスタ
に格納され、制限的なブリフェッチ処理がなされた。本
発明では、従来ブリフェッチアドレスを格納していたＯ
Ｐ　ＰＦＡＲレジスタを除去し、後述する第３図のブリ
フェッチ制御装置を付加することにより、第２図のＯＰ
　ＰＯＲＴレジスタ２０に格納された要求アドレスをす
べてブリフェッチの対象として保持し、かつ選択し、送
出することを可能としたものである。

本実施例の第４図に示される動作は、結論を先に述べる
とＯＰ＝ＬＭＤ信号を送出したオペランド要求（ＯＰＪ
？ＥＱ）の直後の要求（ＯＰ　ＲＥＱＩ　）　、あるい
はさらに後の要求（ＯＰＲＥＱ　２　’）がある場合、
キャッシュ・ミスを起した要求（ＯＰ　ＲＥＱ）に後続
する２個のこれらの要求（ＯＰ　ＲＥＱＩ、０ＰＲＥＱ
２）を第３図のブリフェッチ制御装置を用いることによ
り無視することなくブリフェッチの対象として処理可能
なものとしている。尚、ブリフェッチする要求−２１＝の数は２個を越えても原理的になんら問題は無く拡張さ
れる。

第４図のタイミングチャートを説明する前に、まず、第
２図および第３図を用いて本発明のキャッシュ・メモリ
制御方式のシステムとその動作を説明する。

第２図の構成図におイテ、Ｖａｌｉｄ　　（ＯＰ　Ｔ　
ＯＰ　ＶＡＬ　）信号は現在Ｔサイクルにあるオペラン
ド要求がＶａｌｉｄ　　（正当）であるかどうかを示す
信号である。

Ｖａｌｉｄ信号が有効で２ビツトのボート識別（ＯＰ　
ＴＯＰ　ＰＯＲＴ−ＩＤ　）信号が有効となったとき、
Ｂサイクルにおいて、デコーダＤＥＣ５０によりボート
０．１．２のいずれか１つが選択され、Ｒサイクルにお
いて選択されたボートに要求アドレスが格納される。

この０ＰＪＯＲＴ　Ｏ〜２のどのボートから出力するか
の選択は第３図のブリフェッチ制御装置３０の出力信号
によってなされる。

ＯＰ　ＴＥＡＲレジスタ５１はＴサイクルにおいてオペ
ランド要求アドレスを格納するレジスタである。

該ｏｐ−ＴＥＡＲレジスタ５１への入力は、■ユニット
１０２からのオペランド要求アドレス（Ｉｌｌ　ＯＰ　
ＲＥＱＪＤＲ３）　、オペラフトホー　ト（ＯＰ　ＰＯ
ＲＴ　　（０〜２）　）からのアドレス、ブロック・フ
ェッチ・アドレス・レジスタ（ＢＦＡＲ（０，１，２，
３））からのアドレスをＰサイクルで選択したものであ
る。本発明では従来の０ＰＪＦＡＲレジスタ５２は存在
せず、従ってＯＰ　ＰＦＡＲレジスタからのアドレスは
ＯＰ　ＴＥＡＲレジスタ５１には入力されない。０Ｐ−
ＴＥＡＲレジスタ５１に格納されたオペランドの要求ア
ドレスはＴサイクルでＴＬＢ　５３を用いて論理アドレ
スから絶対アドレスに変換される。それと同時にオペラ
ンド・キャッシュ・テ゛イレクトリ　（ＯＰ　ＣＡＣＩ
ＩＥＤＩＲＥＣＴＯＲＹ　）メモリ５４とＭＡＴＣＨ回
路５５を用いて該アドレスがキャッシュ・メモリにある
かどうかを調べる。キャッシュのヒントかミスかの信号
はＢサイクルにおいてＯＰ、、−ＤＭＲレジスタ５６に
セントされる。また、ＴＬＢ５３からの絶対アドレスは
０ＰＩＡＡＩ？レジスク５７に格納される。キャッシュ
・ヒントの場合は要求アドレスはＢサイクルにおいてＯ
Ｐ　ＢＥＡＲレジスタ５８に格納され、０ＰＣＡＣＨＥ
　ＤＡＴＡ　ＡＲＲＡＹ　５９をアクセスしてキャッシ
ュの読書きを実行する。キャッシュ・ミスの場合にはＲ
サイクルにおいて絶対アドレスがＭＳＡＩＩ（Ｍａｉｎ
　　Ｓｔｏｒａｇｅ　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅ
ｒ）　レジスタ６０に格納され、そのアドレスはＭＣＵ
ＩＩを介して主メモリをアクセスするために使われる。

キャッシュ・ミスを起した要求（０Ｐ−ＲＥ（１）の後
の複数の要求（ＯＰ　ＲＥ［１１，０Ｐ−ＲＥＱ２）を
ブリフェッチの対象とする処理の制御を実行する本発明
のブリフェッチ制御装置３０は第３図に示される。

この装置において、０Ｐ−ＲＥＱの要求のキャッシュ・
ミスを示すＯＰ　ＬＭＤ信号、Ｂサイクルにおいて処理
が中断された要求（ＯＰ−ＲＥＱＩ）に対するＶａｌｉ
ｄを示すＯＰ　Ｂ　０ＰＪＡＬ信号、Ｂサイクルにおい
て処理が中断された要求（ＯＰ　ＲＥＱＩ　）の要求ア
ドレスを格納しているポートの識別を示すＯＰ　Ｂ−Ｏ
Ｐ　ＰＯＲＴ−ＩＤ信号、Ｔサイクルにおいて処理が中
断された要求（ＯＰ　Ｒ［！Ｑ２　＞に対するＶａｌｉ
ｄを示す０Ｐ−Ｔ−ＯＰ−ＶＡＬ信号、Ｔサイクルにお
いて処理が中断された要求（ＯＰ−ＲＥＱ２）の要求ア
ドレスを格納するポートの識別を示す０Ｐ−Ｔ　０ＰＪ
ＯＲＴ−１０信号を受は取る。

そして、この装置３０は０ＰＪＯＲＴ　Ｏ〜２．２０を
制御しブリフェッチアドレスを送出する制御を行う５Ｅ
ＴＪＰ−ＲＥＱｌｉ号、並びに送出されるアドレスのポ
ートを識別するＯＰ、−ＰＯＲＴ−０１１Ｔ−１０信号
を送出する。

ＯＰ　ＲＥＱ要求がキャッシュ・ミスを起こすと、ＯＰ
−ＬＭＤ信号がａｃｔｉνｅとなり、この信号がトリガ
となって、ＯＩ’−Ｂ、−ＯＰ、、−ＶＡＬ　、　ＯＰ
、、−Ｂ　ＯＰ　ＰＯＲＴｊＤ　、　ＯＰ、、−Ｔ　０
ＰＪＡＬ、　０Ｐｊ−ＯＰＪＯＲＴＪＤの各信号はそれ
ぞれ、プリフェ、ソチ用のレジスタであるＰＦ、、−Ｒ
ＥｌｌＶＡＬ−Ｂ、　ＰＦ−ＯＰ　　ＰＯＲＴ４１Ｄ　
　Ｂ　　、　　ＰＦ　　ＲＥローＶＡＬ−Ｔ、　　ＰＦ
−ＯＰ−ＰＯＲＴ−１０−Ｔの各レジスタにそれぞれ格
納される。前記２つのＶａｌｉｄ信号（ＯＰ　Ｂ、−０
ＰＪＡＬ　、　ＯＰｊ　ＯＰ　ＶＡＬ　）を回路３０１
を用いて混合し、その出力はデコーダ３０２の選択制御
信号となる。また、ＰＦ−ＲＥＱ−ＶＡＬ−Ｂ信号は、
５ＥＴ−ＰＦ−ＲＥＱ信号によりプライオリティがとれ
ることによりリセフトされる。該デコーダ３０２は該Ｐ
Ｆ−ＯＰ　ＰＯＲＴ、ＩＤＪと該ＰＦ　０Ｐ−ＰＯＲＴ
　１０−Ｔのレジスタの各信号を選択する。該デコーダ
３０２の出力信号ＯＰ　ＦＯＲＴ−ＯＵＴ−ＩＤはキャ
ッシュ・ミスを起したオペランド要求（ＯＰ、−ＲＥＱ
）に後続しそれぞれＢとＴのサイクルで中断しているオ
ペランド要求０Ｐ−ＲＥＱＩ、０Ｐ−ＲＥ［１２に対す
る要求アドレスを格納するポートのポート識別信号であ
る。それゆえ、第３図に示すように該オペランド要求０
Ｐ−ＲＥＱ１と０Ｐ−ＲＥＱ２のそれぞれの要求アドレ
スを格納している０ＰＪＯＲＴ　Ｏ〜２の出力のどれか
１つがデコーダ２１によって該ポート識別信号で選択す
れば、ブリフェッチされた要求アドレスはすべて無視さ
れることなく、送出されることになる。

０ＰＪＯＲＴ　０．　１．　２のいずれかに格納された
０Ｐ−ＲＥＱＩに対応するブリフェッチアドレスは第４
図のタイムチャートに示すように、キャッシュ・ミスを
起した要求（ＯＰ　ＲＥＱ）のＰサイクルから８サイク
ル後、またそれに後続する０ＰＪＩＥＱ２に対応するブ
リフェッチアドレスに対してはさらに８サイクル後のＰ
サイクルからブリフェッチの起動が開始される。この開
始は上記ブリフェッチ制御装置３０から出力されるＳＥ
Ｔ　ＰＦＬＲＥＱ信号により制御される。また上記ブリ
フェッチアドレスの送出に際しては、Ｐサイクルに出さ
れる上記０ＰＪＯＲＴ−ＯｌｌＴ−ＩＤ信号によりＯＰ
　ＦＯＲＴ　０．　１．　２中のいずれか１個が選択さ
れる。また、ブリフェッチとして送出された要求（ＯＰ
　ＲＥＱＩ、０ＰＲＥＱ２）において、Ｂサイクルにお
いてキャッシュに存在するかいなかを示すＯＰ　ＤＭＲ
レジスタ５′６の内容がＯＦＦ　（キャッシュ・ミス）
であれば、ブリフェッチ要求用のＭＳ　ＲＥＱ信号がＬ
ＭＤ信号と共にＲサイクルで送出される。またＯＮ状態
すなわちキャッシュ・ヒントである場合にはブリフェッ
チ要求のＭＳ　ＲＥＱ信号は送出されない。

〔発明の効果〕

本発明によれば、該ブリフェッチ制御装置により、キャ
ッシュを起こした要求の後の複数の要求はすべてブリフ
ェッチの対象として無視されず、従って、オペランド要
求に対するブリフェッチ機能が向上し、高速でかつ効率
の良いキャッシュ・メモリの制御が可能となる。

【図面の簡単な説明】

第１図はキャッシュ・メモリを有する計算機システムの
構成図、第２図は本発明のキャッシュ・メモリ制御方式によるブ
リフェッチに関するアドレス制御系の構成図、第３図は本発明方式によるブリフェッチ制御装置の構成
図、第４図は本発明方式におけるタイムチャート、第５図は
従来のキャッシュ・メモリ制御方式によるブリフェッチ
に関するアドレス制御系の構成図、第６図は従来方式に
おけるタイムチャートである。１０・・・中央処理装置（ＣＰ　Ｕ）、１１・・・主記
憶制御装置（ＭＣＵ）、１２・・・主記憶装置（ＭＳＵ
）２０・・・ボートレジスフ、２１・・・デコーダ、３０・・・本発明におけるブリフェッチ制御装置、５０・・・デコーダ、５１・・・Ｔサイクルにおいてオペランド要求アドレス
を格納する０ＰｊＥＡＲ（Ｏｐｅｒａｎｄ　Ｔ−ｃｙｃ
ｌｅＥｆｆｅｃｔｉｖｅ　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓ
ｔｅｒ　）レジスタ、５２・・・ブリフェッチアドレス
を格納する０ＰＪＦＡｌ’ｌレジスタ（従来技術）、５３・・・論理アドレスを絶対アドレスに変換するＴＬ
Ｂ。５４・・オペランド・キャッシュ・ディレクトリ　・メ
モリ、５５・・・ＭＡＴＣＨ回路、５６・・・キャッシュのヒツトかミスを示す信月をセン
トするＯ　Ｐ−Ｄ　Ｍ　Ｒレジスタ、５７・・・絶対ア
ドレスを格納するＢＡＡＲＣＢ−ｃｙｃｌｅ　Ａｂｓｏ
ｌｕｔｅ　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ　）　レ
ジスタ、５８・・・キャッシュヒントの要求アドレスを
格納するＯＰ　ＢＥＡＲレジスタ、５９・・・オペランドキャッシュ・データアレイ、６０・・・キャッシュ・ミスのときの絶対アトレスを格
納するＭＳＡＲレジスタ、１００・・・命令（１）ユニ・７ト、１０１・・・実行（Ｅ）ユニット、１０２　・・・Ｓ　（Ｓｔｏｒａｇｅ　）ニー’−７ト
、３０１・・・ゲート回路、３０２・・・デコーダ。

Claims

【特許請求の範囲】中央処理装置（１０）内の命令制御ユニット（１００）
が主記憶装置（１２）の内容の一部の写しを保持するキ
ャッシュ・メモリにアドレスを与え前記キャッシュ・メ
モリ内に前記アドレスがあればキャッシュ・ヒットの制
御を行い、前記アドレスがなければキャッシュ・ミスの
制御を行うキャッシュ・メモリ制御ユニット（１０２）
において、前記命令制御ユニット（１００）から送出さ
れるキャッシュの参照要求（ＯＰ＿＿ＲＥＱ）がキャッ
シュ・ミスを起こしたとき、キャッシュ・ミスを起こした前記要求（ＯＰ＿＿ＲＥＱ
）の後の複数の要求（ＯＰ＿＿ＲＥＱ１、ＯＰ＿＿ＲＥ
Ｑ２、・・・）に対して処理が中断された要求アドレス
を少なくとも格納する複数の主記憶読出しポート（２０
）前記キャッシュ・ミスを通知するキャッシュ・ミス信
号（ＯＰ＿＿ＬＭＤ）、キャッシュ・ミスを起こした前
記参照要求（ＯＰ＿＿ＲＥＱ）の後の全ての参照要求（
ＯＰ＿＿ＲＥＱ１、ＯＰ＿＿ＲＥＱ２、・・・）に対し
て処理が中断されたことを通知するＶＡＬＩＤ信号（Ｏ
Ｐ＿＿Ｂ＿＿ＯＰ＿＿ＶＡＬ、ＯＰ＿＿Ｔ＿＿ＯＰ＿＿
ＶＡＬ、・・・）、及び処理が中断された要求アドレス
を格納する前記主記憶読出しポート（２０）の識別信号
（ＯＰ＿＿Ｂ＿＿ＯＰ＿＿ＰＯＲＴ＿＿ＩＤ、ＯＰ＿＿
Ｔ＿＿ＯＰ＿＿ＰＯＲＴ＿＿ＩＤ、・・・）を入力し、
キャッシュ・ミスを起こした前記参照要求（ＯＰ＿＿Ｒ
ＥＱ）から予め決められたサイクル毎に中断された前記
全ての参照要求（ＯＰ＿＿ＲＥＱ１、ＯＰ＿＿ＲＥＱ２
・・・）に対するメモリ参照のプリフェッチ起動を開始
する制御信号（ＳＥＴ＿＿ＰＦ＿＿ＲＥＱ）及び前記複
数の主記憶読出しポート（２０）のいずれか１個を選択
する選択制御信号（ＯＰ＿＿ＰＯＲＴ＿＿ＯＵＴ＿＿Ｉ
Ｄ）とを形成するプリフェッチ制御手段（３０）を有し
、キャッシュ・ミスを起こした参照要求（ＯＰ＿＿ＲＥ
Ｑ）の後の複数の全ての要求（ＯＰ＿＿ＲＥＱ１、ＯＰ
＿＿ＲＥＱ２、・・・）に対する要求アドレスを無視す
ることなくプリフェッチの対象として処理することを特
徴とするキャッシュ・メモリ制御方式。