JPH04563A - 入出力兼用ピンシミュレーション方式 - Google Patents
入出力兼用ピンシミュレーション方式Info
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- JPH04563A JPH04563A JP2100591A JP10059190A JPH04563A JP H04563 A JPH04563 A JP H04563A JP 2100591 A JP2100591 A JP 2100591A JP 10059190 A JP10059190 A JP 10059190A JP H04563 A JPH04563 A JP H04563A
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- Japan
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- output
- pin
- output pin
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- Pending
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- 238000000034 method Methods 0.000 claims description 7
- 230000000644 propagated effect Effects 0.000 abstract description 7
- 238000011156 evaluation Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理シミュレーションに関し、特に入出力兼用
ピンを含む論理シミュレーションに関する。
ピンを含む論理シミュレーションに関する。
半導体技術の進歩に従い、ＬＳＩの規模が増大し、その
応用分野も急激に広がりつつある。また、ＬＳＩの製造
形態も少品種多量生産から多品種少量生産へと移行し、
製品のライフサイクルも短かくなりつつある。これに伴
い、以前にも増して必要な機能を早くかつ正しく実現で
きる設計支援システムが必要不可欠となってきている。
応用分野も急激に広がりつつある。また、ＬＳＩの製造
形態も少品種多量生産から多品種少量生産へと移行し、
製品のライフサイクルも短かくなりつつある。これに伴
い、以前にも増して必要な機能を早くかつ正しく実現で
きる設計支援システムが必要不可欠となってきている。
このため、実際のＬＳＩを製造する前に論理、タイミン
グ検証を実行する論理シミュレータが開発され活用され
ている。
グ検証を実行する論理シミュレータが開発され活用され
ている。
初期の論理シミュレータは信号の流れる方向が一方向で
ある単方向素子のみをシミュレーション対象としていた
が、最近ではＭＯＳ回路技術の発達に伴い信号の流れる
方向が特定できない双方向素子（ＭＯＳスイッチ等）を
含む回路の正確な論理シミュレーションが要求されてい
る。
ある単方向素子のみをシミュレーション対象としていた
が、最近ではＭＯＳ回路技術の発達に伴い信号の流れる
方向が特定できない双方向素子（ＭＯＳスイッチ等）を
含む回路の正確な論理シミュレーションが要求されてい
る。
従来の入出力兼用ピンシミュレーション方式はピンを入
力部と出力部に分割せず、状態値としては入出力状態値
のみをもち、入出力兼用ピンにファンアウトしている全
ての論理素子の出力を入力とし、入出力兼用ピンからフ
ァンアウト−している全ての論理素子の入力部へ状態値
を伝搬する。
力部と出力部に分割せず、状態値としては入出力状態値
のみをもち、入出力兼用ピンにファンアウトしている全
ての論理素子の出力を入力とし、入出力兼用ピンからフ
ァンアウト−している全ての論理素子の入力部へ状態値
を伝搬する。
上述した従来の入出力兼用ピンシミュレーション方式は
、シミュレーション結果の正当性を保証するため、入出
力兼用ピンにファンアウトしている論理素子から入出力
兼用ピンからファンアウトしている論理素子へ状態値を
伝搬するためには必ず入出力兼用ピンの入出力状態値を
継歯しなければならないので、むだな評価を必要とする
。また、入出力兼用ピンの入出力状態値は入出力兼用ピ
ンの属する論理素子の出力状態値と入出力兼用ピンにフ
ァンアウトしている全ての論理素子の出力状態値のワイ
ヤード演算を行なった値を格納しなければならないので
、入出力兼用ピンの属する論理素子の出力状態値を観測
できない。さらに入出力兼用ピン同志が接続された場合
、シミュレーション上の接続情報が複雑になり、シミュ
レーションに多大な時間を要するという欠点があった。
、シミュレーション結果の正当性を保証するため、入出
力兼用ピンにファンアウトしている論理素子から入出力
兼用ピンからファンアウトしている論理素子へ状態値を
伝搬するためには必ず入出力兼用ピンの入出力状態値を
継歯しなければならないので、むだな評価を必要とする
。また、入出力兼用ピンの入出力状態値は入出力兼用ピ
ンの属する論理素子の出力状態値と入出力兼用ピンにフ
ァンアウトしている全ての論理素子の出力状態値のワイ
ヤード演算を行なった値を格納しなければならないので
、入出力兼用ピンの属する論理素子の出力状態値を観測
できない。さらに入出力兼用ピン同志が接続された場合
、シミュレーション上の接続情報が複雑になり、シミュ
レーションに多大な時間を要するという欠点があった。
本発明の入出力兼用ビンシミュレーション方式は、入出
力兼用ピンを入力部と出力部に分割する入出力分離手段
と、前記入出力兼用ピンにファンアウトしている論理素
子群の出力と前記入出力兼用ピンの前記出力のワイヤー
ド演算を行い、演算結果を前記入出力兼用ピンの前記入
力部と前記入出力兼用ピンからファンアウトしている論
理素子群ノ入力部へ接続するワイヤード素子を生成する
ワイヤード生成手段とを含むようにして構成される。
力兼用ピンを入力部と出力部に分割する入出力分離手段
と、前記入出力兼用ピンにファンアウトしている論理素
子群の出力と前記入出力兼用ピンの前記出力のワイヤー
ド演算を行い、演算結果を前記入出力兼用ピンの前記入
力部と前記入出力兼用ピンからファンアウトしている論
理素子群ノ入力部へ接続するワイヤード素子を生成する
ワイヤード生成手段とを含むようにして構成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の入出力兼用ビンシミュレーション方式
の第一の実施例を示す説明図である。同図において１は
論理素子、２は入出力兼用ピン。
の第一の実施例を示す説明図である。同図において１は
論理素子、２は入出力兼用ピン。
３は入出力兼用ピン入力部、４は入出力兼用ピン出力部
、５はワイヤード素子である。本発明によれば同図（ａ
）に示すような回路は同図（ｂ）のようにモデル化され
る。
、５はワイヤード素子である。本発明によれば同図（ａ
）に示すような回路は同図（ｂ）のようにモデル化され
る。
入出力兼用ピンへファンアウトする論理素子群１１の出
力は入出力兼用ピン出力部４の出力と共にワイヤード演
算され、演算結果は入出力兼用ピン入力部３と入出力兼
用ピンからファンアウトする論理素子群１２とへ伝搬さ
れる。入出力兼用ピン入力部３の状態値およびその他の
ピンの状態値から論理素子１の動作を決定し、入出力兼
用ピンの状態値を入出力兼用ピン出力部４へ伝搬し、さ
らにワイヤード素子５へ伝搬する。このワイヤード素子
５の評価、入出力兼用ピン出力部３への状態値登録、論
理素子１の評価、入出力兼用ピン出力部４への状態値の
伝搬という一連の処理を、状態値が収速するまで行う。
力は入出力兼用ピン出力部４の出力と共にワイヤード演
算され、演算結果は入出力兼用ピン入力部３と入出力兼
用ピンからファンアウトする論理素子群１２とへ伝搬さ
れる。入出力兼用ピン入力部３の状態値およびその他の
ピンの状態値から論理素子１の動作を決定し、入出力兼
用ピンの状態値を入出力兼用ピン出力部４へ伝搬し、さ
らにワイヤード素子５へ伝搬する。このワイヤード素子
５の評価、入出力兼用ピン出力部３への状態値登録、論
理素子１の評価、入出力兼用ピン出力部４への状態値の
伝搬という一連の処理を、状態値が収速するまで行う。
第２図は本発明の第二の実施例を示す説明図である。同
図は入出力兼用ピン同志を接続した場合を例示しており
、２１．２２は論理素子、２３゜２４は入出力兼用ピン
、２５．２７は入出力兼用ピン入力部、２６．２８は入
出力兼用ピン出力部、２９はワイヤード素子である。本
発明によれば同図（ａ）に示す回路は同図（ｂ）のよう
にモデル化される。すなわち入出力兼用ピンにファンア
ウトする論理素子の出力と各入出力兼用ピン出力部２６
．２８とがワイヤード素子２９によってワイヤード演算
され、演算結果が各入出力兼用ピン入力部２５．２７及
び入出力兼用ピンからファンアウトしている論理素子へ
伝搬される。このような単純な接続によって入出力兼用
ピンを含む回路を正確にシミュレートする事が可能とな
る。
図は入出力兼用ピン同志を接続した場合を例示しており
、２１．２２は論理素子、２３゜２４は入出力兼用ピン
、２５．２７は入出力兼用ピン入力部、２６．２８は入
出力兼用ピン出力部、２９はワイヤード素子である。本
発明によれば同図（ａ）に示す回路は同図（ｂ）のよう
にモデル化される。すなわち入出力兼用ピンにファンア
ウトする論理素子の出力と各入出力兼用ピン出力部２６
．２８とがワイヤード素子２９によってワイヤード演算
され、演算結果が各入出力兼用ピン入力部２５．２７及
び入出力兼用ピンからファンアウトしている論理素子へ
伝搬される。このような単純な接続によって入出力兼用
ピンを含む回路を正確にシミュレートする事が可能とな
る。
本発明の入出力兼用ビンシミュレーション方式は、入出
力兼用ピンを入力部と出力部に分割する入出力分離手段
と、前記入出力兼用ピンにファンアウトしている論理素
子群の出力と前記入出力兼用ピンの前記出力のワイヤー
ド演算を行い、演算結果を前記入出力兼用ピンの前記入
力部と前記入出力兼用ピンからファンアウトしている論
理素子群の入力部へ接続するワイヤード素子を生成する
ワイヤード生成手段とを含み、入出力兼用ピンにファン
アウトしている論理素子から入出力兼用ピンからファン
アウトしている論理素子へ状態値を伝搬する場合、状態
値はワイヤード素子を継歯して伝搬すればよいので入出
力兼用ピンの評価が不要になり処理時間が短縮される。
力兼用ピンを入力部と出力部に分割する入出力分離手段
と、前記入出力兼用ピンにファンアウトしている論理素
子群の出力と前記入出力兼用ピンの前記出力のワイヤー
ド演算を行い、演算結果を前記入出力兼用ピンの前記入
力部と前記入出力兼用ピンからファンアウトしている論
理素子群の入力部へ接続するワイヤード素子を生成する
ワイヤード生成手段とを含み、入出力兼用ピンにファン
アウトしている論理素子から入出力兼用ピンからファン
アウトしている論理素子へ状態値を伝搬する場合、状態
値はワイヤード素子を継歯して伝搬すればよいので入出
力兼用ピンの評価が不要になり処理時間が短縮される。
また、入出力兼用ピンを入力部と出力部に分割すること
により、入出力兼用ピンの属する論理素子自体の出力状
態値を出力部に格納し観測することができる。
により、入出力兼用ピンの属する論理素子自体の出力状
態値を出力部に格納し観測することができる。
さらに、入出力兼用ピン同志が接続された場合、１つの
ワイヤード素子を生成して入出力兼用ピンの入力部をワ
イヤード素−子の出力に、入出力兼用ピンの出力部をワ
イヤード素子の入力にそれぞれ接続することにより、入
出力兼用ピンのシミュレーションが可能となり、接続情
報を単純化できるという効果がある。
ワイヤード素子を生成して入出力兼用ピンの入力部をワ
イヤード素−子の出力に、入出力兼用ピンの出力部をワ
イヤード素子の入力にそれぞれ接続することにより、入
出力兼用ピンのシミュレーションが可能となり、接続情
報を単純化できるという効果がある。
Ｌ ２１，２２・・・論理素子、２，２３．２４・・
・入出力兼用ピン、３，２５．２７・・・入出力兼用ピ
ン入力部、４，２６．２８・・・入出力兼用ピン出力部
、５，２９・・・ワイヤード素子。
・入出力兼用ピン、３，２５．２７・・・入出力兼用ピ
ン入力部、４，２６．２８・・・入出力兼用ピン出力部
、５，２９・・・ワイヤード素子。
Claims (1)
- 入出力兼用ピンを入力部と出力部に分割する入出力分離
手段と、前記入出力兼用ピンにファンアウトしている論
理素子群の出力と前記入出力兼用ピンの前記出力のワイ
ヤード演算を行い、演算結果を前記入出力兼用ピンの前
記入力部と前記入出力兼用ピンからファンアウトしてい
る論理素子群の入力部へ接続するワイヤード素子を生成
するワイヤード生成手段とを含む事を特徴とする入出力
兼用ピンシミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100591A JPH04563A (ja) | 1990-04-17 | 1990-04-17 | 入出力兼用ピンシミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100591A JPH04563A (ja) | 1990-04-17 | 1990-04-17 | 入出力兼用ピンシミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04563A true JPH04563A (ja) | 1992-01-06 |
Family
ID=14278118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100591A Pending JPH04563A (ja) | 1990-04-17 | 1990-04-17 | 入出力兼用ピンシミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704757A1 (en) | 1994-09-29 | 1996-04-03 | Konica Corporation | A silver halide photographic light sensitive material |
-
1990
- 1990-04-17 JP JP2100591A patent/JPH04563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704757A1 (en) | 1994-09-29 | 1996-04-03 | Konica Corporation | A silver halide photographic light sensitive material |
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