JPH02294843A - 論理検証装置 - Google Patents
論理検証装置Info
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- JPH02294843A JPH02294843A JP1117798A JP11779889A JPH02294843A JP H02294843 A JPH02294843 A JP H02294843A JP 1117798 A JP1117798 A JP 1117798A JP 11779889 A JP11779889 A JP 11779889A JP H02294843 A JPH02294843 A JP H02294843A
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- 238000012795 verification Methods 0.000 title claims abstract description 15
- 238000010586 diagram Methods 0.000 claims abstract description 24
- 238000004088 simulation Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の論理検証装置に関する。
現在めざましく発展しつつあるコンピュータ社会におい
て、コンピュータ自体に対しても、より高速かつ高性能
であることが要求されている。これに伴い、コンピュー
タの中核的要素である素子（ここでは特にＬＳＩを示す
）も複雑化し、ＬＳＩ製造後の修正に要する多大の費用
と時間は無視できない。このため、ＬＳＩの製造に先立
って、設計されたＬＳＩ実装回路の論理的な正当性を検
証する論理検証装置を使うことにより、ＬＳＩ実装回路
設計の効率化が行われてきている。
て、コンピュータ自体に対しても、より高速かつ高性能
であることが要求されている。これに伴い、コンピュー
タの中核的要素である素子（ここでは特にＬＳＩを示す
）も複雑化し、ＬＳＩ製造後の修正に要する多大の費用
と時間は無視できない。このため、ＬＳＩの製造に先立
って、設計されたＬＳＩ実装回路の論理的な正当性を検
証する論理検証装置を使うことにより、ＬＳＩ実装回路
設計の効率化が行われてきている。
従来の論理検証装置は、論理検証を行った後、設計され
たＬＳＩの実装回路とＬＳＩの機能に従って得られた回
路との不一致点を生ずるような論理回路の設計誤りを解
析する工程をすべて人手で行っていた。
たＬＳＩの実装回路とＬＳＩの機能に従って得られた回
路との不一致点を生ずるような論理回路の設計誤りを解
析する工程をすべて人手で行っていた。
上述した従来の論理検証装置では、論理検証を行った後
、論理回路の設計誤りを解析する工程を人手で行ってい
たため、論理回路設計に多大な時間を費やすという欠点
がある。
、論理回路の設計誤りを解析する工程を人手で行ってい
たため、論理回路設計に多大な時間を費やすという欠点
がある。
本発明の論理検証装置は、回路図情報を入力する回路図
入力手段と、 前記回路図入力手段より作成される素子接続情報を保持
している素子接続情報手段と、前記回路図入力手段より
作成される図面出力情報を保持している図面出力情報手
段と、論理回路をシミュレーションするシミュレーショ
ン手段と、 前記シミュレーション手段より作成される不一致点情報
を保持している不一致点情報手段と、前記シミュレーシ
ョン手段より作成される全信号状態値情報を保持してい
る全信号状態値情報手段と、 前記不一致点情報手段に保持されている不一致点情報と
、前記素子接続情報手段に保持されている素子接続情報
と、前記全信号状態値情報手段に保持されている全信号
状態値情報とにより、不一致点に関連する全信号情報を
作成する不一致点関連信号情報作成手段と、 前記不一致点関連信号情報作成手段により作成された不
一致点に関連する全信号の状態値情報を保持する不一致
点関連信号状態値情報手段と、前記図面出力情報手段に
保持されている図面出力情報と、前記不一致点関連信号
状態値情報手段に保持されている不一致点関連信号状態
値情報とにより、不一致回路を出力する不一致回路出力
手段とを備えて構成される。
入力手段と、 前記回路図入力手段より作成される素子接続情報を保持
している素子接続情報手段と、前記回路図入力手段より
作成される図面出力情報を保持している図面出力情報手
段と、論理回路をシミュレーションするシミュレーショ
ン手段と、 前記シミュレーション手段より作成される不一致点情報
を保持している不一致点情報手段と、前記シミュレーシ
ョン手段より作成される全信号状態値情報を保持してい
る全信号状態値情報手段と、 前記不一致点情報手段に保持されている不一致点情報と
、前記素子接続情報手段に保持されている素子接続情報
と、前記全信号状態値情報手段に保持されている全信号
状態値情報とにより、不一致点に関連する全信号情報を
作成する不一致点関連信号情報作成手段と、 前記不一致点関連信号情報作成手段により作成された不
一致点に関連する全信号の状態値情報を保持する不一致
点関連信号状態値情報手段と、前記図面出力情報手段に
保持されている図面出力情報と、前記不一致点関連信号
状態値情報手段に保持されている不一致点関連信号状態
値情報とにより、不一致回路を出力する不一致回路出力
手段とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の構成を示すブロック図である。
まず、シミュレーション手段１は、論理回路の正当性を
検証し、シミュレーションの結果、論理回路上で不一致
が生じている素子を不一致点情報として保持する不一致
点情報手段２と、回路上の全信号の状態を全信号状態値
情報として保持する全信号状態値情報手段３を作成する
。
検証し、シミュレーションの結果、論理回路上で不一致
が生じている素子を不一致点情報として保持する不一致
点情報手段２と、回路上の全信号の状態を全信号状態値
情報として保持する全信号状態値情報手段３を作成する
。
回路図入力手段４は、入力された回路図情報より、回路
上の全素子と全信号の接続間係を素子接続情報として保
持する素子接続情報手段６と、回路図の図面出力の為の
、各素子及び各信号の図面上の位置を図面出力情報とし
て保持する図面出力情報手段５を作成する。
上の全素子と全信号の接続間係を素子接続情報として保
持する素子接続情報手段６と、回路図の図面出力の為の
、各素子及び各信号の図面上の位置を図面出力情報とし
て保持する図面出力情報手段５を作成する。
そして、不一致点関連情報作成手段７は、不一致点情報
を保持している不一致点情報手段２と、素子接続情報を
保持している素子接続情報手段６とを用いることにより
、不一致素子に関して、不一致が生じている素子から入
力側に信号及び素子を順次検索していき、不一致が生じ
ている素子から入力端子までの全信号及び素子の情報を
作成する。さらに、全信号状態値情報を保持する全信号
状態値情報手段３を用いることにより、不一致が生じて
いる素子から入力端子までの全信号と状態値を対応づけ
、不一致が生じている素子から入力端子までの全信号の
状態値を、不一致点関連信号状態値情報として保持する
、不一致関連信号状態値情報手段８を作成する。
を保持している不一致点情報手段２と、素子接続情報を
保持している素子接続情報手段６とを用いることにより
、不一致素子に関して、不一致が生じている素子から入
力側に信号及び素子を順次検索していき、不一致が生じ
ている素子から入力端子までの全信号及び素子の情報を
作成する。さらに、全信号状態値情報を保持する全信号
状態値情報手段３を用いることにより、不一致が生じて
いる素子から入力端子までの全信号と状態値を対応づけ
、不一致が生じている素子から入力端子までの全信号の
状態値を、不一致点関連信号状態値情報として保持する
、不一致関連信号状態値情報手段８を作成する。
また、不一致回路出力手段９は、不一致点関連信号状態
値情報を保持する不一致点関連信号状態値情報手段８と
、図面出力情報を保持する図面出力情報手段５を用いる
ことにより、不一致点に関連する各々の信号及び素子に
ついて図面上の位置を検索していき、不一致が生じてい
る素子から入力端子までの全信号及び素子を、不一致回
路として、状態値を伴った形式で図面出力を行う。
値情報を保持する不一致点関連信号状態値情報手段８と
、図面出力情報を保持する図面出力情報手段５を用いる
ことにより、不一致点に関連する各々の信号及び素子に
ついて図面上の位置を検索していき、不一致が生じてい
る素子から入力端子までの全信号及び素子を、不一致回
路として、状態値を伴った形式で図面出力を行う。
次に、本実施例の動作について、第２図（ａ）の回路図
例と、第２図（ｂ）の回路図例における情報の流れ図例
を用いて説明する。
例と、第２図（ｂ）の回路図例における情報の流れ図例
を用いて説明する。
第２図（ａ）において、ａ〜ｃ，ｆ〜ｋはそれぞれ素子
を表し、ｄ，ｅはそれぞれ入力端子を表し、Ａ〜Ｍはそ
れぞれ端子間を接続する信号を表す。
を表し、ｄ，ｅはそれぞれ入力端子を表し、Ａ〜Ｍはそ
れぞれ端子間を接続する信号を表す。
第２図（ｂ）において、ｍはシミュレーション結果の不
一致点情報を保持する不一致情報手段を表し、ｎはシミ
ュレーション結果の回路図中の全信号の状態値を保持す
る全信号状態値情報手段を表し、ｐは全信号及び素子の
図面上の位置の情報を保持する図面出力情報手段を表し
（ｂ−３．６は素子ｂの位置がＸ座標３。Ｙ座標６を示
す）、ｑは回路図中の全信号及び素子の接続関係の情報
を保持する素子接続情報手段を表し、ｒは不一致点に関
連する全信号の状態値情報を保持する不一致点関連信号
状態値情報を表し、ｔは不一致回路部分の図面を表す。
一致点情報を保持する不一致情報手段を表し、ｎはシミ
ュレーション結果の回路図中の全信号の状態値を保持す
る全信号状態値情報手段を表し、ｐは全信号及び素子の
図面上の位置の情報を保持する図面出力情報手段を表し
（ｂ−３．６は素子ｂの位置がＸ座標３。Ｙ座標６を示
す）、ｑは回路図中の全信号及び素子の接続関係の情報
を保持する素子接続情報手段を表し、ｒは不一致点に関
連する全信号の状態値情報を保持する不一致点関連信号
状態値情報を表し、ｔは不一致回路部分の図面を表す。
まず、シミュレーション手段は、第２図（ａ）に示す回
路のシミュレーションを行う。その結果、素子ａにおい
て不一致が発生したことを示す不一致点情報手段ｍと、
回路図中の全信号の状態値を示す全信号状態値情報手段
ｎが作成される。
路のシミュレーションを行う。その結果、素子ａにおい
て不一致が発生したことを示す不一致点情報手段ｍと、
回路図中の全信号の状態値を示す全信号状態値情報手段
ｎが作成される。
一方、第２図（ａ）で示す回路を回路図入力手段を用い
て入力することにより、全信号及び素子が入力図面中の
どこに位置するかを示す図面出力情報手段ｍと、回路図
中の全信号及び素子の接続関係を示す素子接続情報手段
ｑとが作成される。
て入力することにより、全信号及び素子が入力図面中の
どこに位置するかを示す図面出力情報手段ｍと、回路図
中の全信号及び素子の接続関係を示す素子接続情報手段
ｑとが作成される。
そして、不一致点関連信号情報作成手段７は、不一致点
情報手段ｍ中の”ａ″′と素子接続情報千段ｑを用いて
、素子ａから入力側に順次検索していく．すなわち、素
子接続情報手段ｑ中の゛ａＡ−Ｂ，Ｃ’“ （これは素
子ａが信号Ａを入力して信号ＢとＣとを出力することを
表わしている。以下これに倣う）により、素子ａに関連
した信号情報として信号Ａ，信号Ｂ，信号Ｃが得られ、
さらに、信号Ｂをもとに素子接続情報手段ｑを検索し、
素子接続情報手段ｑの中の“ｂ − Ｂ − Ｄ ”に
より、信号Ｂに関連した信号情報として信号Ｄが得られ
、さらに、信号Ｃをもとに素子接続情報手段ｑを検索し
、素子接続情報検索手段ｑ中の“ｃ − Ｃ − Ｅ
”により、信号Ｃに関連した信号情報として信号Ｅが得
られる。このように、不一致が生じている素子ａから入
力端子ｄ，ｅまでの全信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，を検索
していく。
情報手段ｍ中の”ａ″′と素子接続情報千段ｑを用いて
、素子ａから入力側に順次検索していく．すなわち、素
子接続情報手段ｑ中の゛ａＡ−Ｂ，Ｃ’“ （これは素
子ａが信号Ａを入力して信号ＢとＣとを出力することを
表わしている。以下これに倣う）により、素子ａに関連
した信号情報として信号Ａ，信号Ｂ，信号Ｃが得られ、
さらに、信号Ｂをもとに素子接続情報手段ｑを検索し、
素子接続情報手段ｑの中の“ｂ − Ｂ − Ｄ ”に
より、信号Ｂに関連した信号情報として信号Ｄが得られ
、さらに、信号Ｃをもとに素子接続情報手段ｑを検索し
、素子接続情報検索手段ｑ中の“ｃ − Ｃ − Ｅ
”により、信号Ｃに関連した信号情報として信号Ｅが得
られる。このように、不一致が生じている素子ａから入
力端子ｄ，ｅまでの全信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，を検索
していく。
さらに、信号Ａ〜信号Ｅ、の各々の状悪値を全信号状態
値情報手段ｎから収り出し、゛Ａ＝ＩＢ＝Ｏ，Ｃ＝Ｏ，
Ｄ＝Ｏ，Ｅ＝１“゜という不一致点関連信号状態値情報
手段ｒを作成する。
値情報手段ｎから収り出し、゛Ａ＝ＩＢ＝Ｏ，Ｃ＝Ｏ，
Ｄ＝Ｏ，Ｅ＝１“゜という不一致点関連信号状態値情報
手段ｒを作成する。
そして、不一致回路出力手段９は、不一致点関連信号状
態値情報手段ｒと、図面出力情報手段ｐを用いることに
より、信号Ａ〜信号Ｅの各々に対応する素子ａ〜素子ｅ
の図面上の位置を検索し、信号Ａ〜信号Ｅの状態値を伴
った不一致回路部分の図面ｑを出力する。
態値情報手段ｒと、図面出力情報手段ｐを用いることに
より、信号Ａ〜信号Ｅの各々に対応する素子ａ〜素子ｅ
の図面上の位置を検索し、信号Ａ〜信号Ｅの状態値を伴
った不一致回路部分の図面ｑを出力する。
以上説明したように、本発明は、論理検証を行った後、
不一致回路部分の図面を出力することにより、論理回路
の設計誤りを解析する工程に費やす時間を大幅に削減で
きるという効果がある。
不一致回路部分の図面を出力することにより、論理回路
の設計誤りを解析する工程に費やす時間を大幅に削減で
きるという効果がある。
第１図は本発明の論理検証装置の一実施例の構成概略を
示すブロック図、第２図（ａ）は論理検証の対象となる
回路図、第２図（ｂ）は第２図（ａ）の回路図例におい
て論理検証を行い、不一致回路部分の図面出力を行う際
の情報の流れ図。 １・・・シミュレーション手段、２・・・不一致点情報
手段、３・・・全信号状態値情報手段、４・・・回路図
入力手段、５・・・図面出力情報手段、６・・・素子接
続情報手段、７・・・不一致点関連信号情報作成手段、
８・・・不一致関連信号状態値情報手段、９・・・不一
致回路出力手段。
示すブロック図、第２図（ａ）は論理検証の対象となる
回路図、第２図（ｂ）は第２図（ａ）の回路図例におい
て論理検証を行い、不一致回路部分の図面出力を行う際
の情報の流れ図。 １・・・シミュレーション手段、２・・・不一致点情報
手段、３・・・全信号状態値情報手段、４・・・回路図
入力手段、５・・・図面出力情報手段、６・・・素子接
続情報手段、７・・・不一致点関連信号情報作成手段、
８・・・不一致関連信号状態値情報手段、９・・・不一
致回路出力手段。
Claims (1)
- 【特許請求の範囲】 回路図情報を入力する回路図入力手段と、 前記回路図入力手段より作成される素子接続情報を保持
している素子接続情報手段と、 前記回路図入力手段より作成される図面出力情報を保持
している図面出力情報手段と、 論理回路をシミュレーションするシミュレーション手段
と、 前記シミュレーション手段より作成される不一致点情報
を保持している不一致点情報手段と、前記シミュレーシ
ョン手段より作成される全信号状態値情報を保持してい
る全信号状態値情報手段と、 前記不一致点情報手段に保持されている不一致点情報と
、前記素子接続情報手段に保持されている素子接続情報
と、前記全信号状態値情報手段に保持されている全信号
状態値情報とにより、不一致点に関連する全信号情報を
作成する不一致点関連信号情報作成手段と、 前記不一致点関連信号情報作成手段により作成された不
一致点に関連する全信号の状態値情報を保持する不一致
点関連信号状態値情報手段と、前記図面出力情報手段に
保持されている図面出力情報と、前記不一致点関連信号
状態値情報手段に保持されている不一致点関連信号状態
値情報とにより、不一致回路を出力する不一致回路出力
手段とを備えて成ることを特徴とする論理検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117798A JPH02294843A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117798A JPH02294843A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294843A true JPH02294843A (ja) | 1990-12-05 |
Family
ID=14720549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117798A Pending JPH02294843A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828673A (en) * | 1996-06-28 | 1998-10-27 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Logical check apparatus and method for semiconductor circuits and storage medium storing logical check program for semiconductor circuits |
-
1989
- 1989-05-10 JP JP1117798A patent/JPH02294843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828673A (en) * | 1996-06-28 | 1998-10-27 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Logical check apparatus and method for semiconductor circuits and storage medium storing logical check program for semiconductor circuits |
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