JPH0456464B2 - - Google Patents
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- JPH0456464B2 JPH0456464B2 JP58127708A JP12770883A JPH0456464B2 JP H0456464 B2 JPH0456464 B2 JP H0456464B2 JP 58127708 A JP58127708 A JP 58127708A JP 12770883 A JP12770883 A JP 12770883A JP H0456464 B2 JPH0456464 B2 JP H0456464B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- injector
- common
- terminal
- net
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置（以下ICと称
す）に関し、特に集積注入論理（Integrate
Injection Lojic，略してI2Lと称する）を有する
半導体装置、特に大規模なI2L・ICに関する。
す）に関し、特に集積注入論理（Integrate
Injection Lojic，略してI2Lと称する）を有する
半導体装置、特に大規模なI2L・ICに関する。
相補形のトランジスタ一対でゲート回路を構成
するI2Lに関し本願出願人が以前に開発したレイ
アウトパターンを第１図に示す。すなわち一つの
半導体基体１の表面に、共通のインジエクシヨン
端子Inj.からアルミニウム配線２を介して複数の
インジエクタ３ａ，３ｂ，…が並列に配列され、
各インジエクタの両側に複数のインバータ（逆方
向npnトランジスタ）４a1，４a2，…４b1…が対
向して配列されている。各インバータ近傍には破
線で示すように、別のアルミニウム配線５が形成
されておりこの配線５は、共通の接地端子GND
となつている。しかし、このようなレイアウト法
では、以下に述べる欠点があることが本願出願人
によつて明らかとされた。すなわち、I2L・ICに
おいては、これまでゲート数が多くて80程度であ
つたがゲート数をそれ以上に大規模化した場合、
共通のインジエクシヨン端子（Inj.）と各インジ
エクタ３ａ，３ｂ，３ｃ，３ｄ…とを結ぶアルミ
ニウム配線２の長さが長くなるとともに端子Inj
に近い所に位置するインジエクターと遠いところ
に位置するインジエクターとでは、アルミ配線自
体の抵抗と流れる電流I1，I2によつて生ずる電圧
降下量が異なるため、図中、例えばＡ点とＢ点の
電位は、異なつてくる。すなわち端子Injより、
遠くにあるインジエクターほど、接続に要する
Alの配線の長さが長く、電圧降下が大となるこ
とから各インジエクタごとのインジエクシヨン電
圧にアンバランスを生じる。この結果それぞれの
インバータへ注入される電流に差が生じ、そのイ
ンバータの論理レベルが変り、スピード、温度特
性が変つてくるため、タイミングの狂いや誤動作
などの動作不良を生じさせることになつた。
するI2Lに関し本願出願人が以前に開発したレイ
アウトパターンを第１図に示す。すなわち一つの
半導体基体１の表面に、共通のインジエクシヨン
端子Inj.からアルミニウム配線２を介して複数の
インジエクタ３ａ，３ｂ，…が並列に配列され、
各インジエクタの両側に複数のインバータ（逆方
向npnトランジスタ）４a1，４a2，…４b1…が対
向して配列されている。各インバータ近傍には破
線で示すように、別のアルミニウム配線５が形成
されておりこの配線５は、共通の接地端子GND
となつている。しかし、このようなレイアウト法
では、以下に述べる欠点があることが本願出願人
によつて明らかとされた。すなわち、I2L・ICに
おいては、これまでゲート数が多くて80程度であ
つたがゲート数をそれ以上に大規模化した場合、
共通のインジエクシヨン端子（Inj.）と各インジ
エクタ３ａ，３ｂ，３ｃ，３ｄ…とを結ぶアルミ
ニウム配線２の長さが長くなるとともに端子Inj
に近い所に位置するインジエクターと遠いところ
に位置するインジエクターとでは、アルミ配線自
体の抵抗と流れる電流I1，I2によつて生ずる電圧
降下量が異なるため、図中、例えばＡ点とＢ点の
電位は、異なつてくる。すなわち端子Injより、
遠くにあるインジエクターほど、接続に要する
Alの配線の長さが長く、電圧降下が大となるこ
とから各インジエクタごとのインジエクシヨン電
圧にアンバランスを生じる。この結果それぞれの
インバータへ注入される電流に差が生じ、そのイ
ンバータの論理レベルが変り、スピード、温度特
性が変つてくるため、タイミングの狂いや誤動作
などの動作不良を生じさせることになつた。
本発明の目的とするところは大規模ゲートの
I2L・ICにおいて、各ゲートにおけるインジエク
シヨン電流を均一化し、安定動作できるI2L構造
を提供することにある。
I2L・ICにおいて、各ゲートにおけるインジエク
シヨン電流を均一化し、安定動作できるI2L構造
を提供することにある。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、一つの半導体基体の一主表面に共通
のインジエクシヨン端子をもつ複数のインジエク
タが配列され、各インジエクタに対向するインバ
ータが形成され、各インバータは共通の接地端子
をもつI2L半導体装置において、共通インジエク
シヨン端子と各インジエクタとを結ぶ配線はそれ
ぞれのインピーダンスが同一となるネツト状に形
成され、又は及び、各インバータと共通接地端子
とを結ぶ配線はそれぞれのインピーダンスが同一
となるネツト状に形成されていることにより各ゲ
ートにおけるインジエクシヨン電流を均一化し、
もつてI2L動作を安定化したものである。
のインジエクシヨン端子をもつ複数のインジエク
タが配列され、各インジエクタに対向するインバ
ータが形成され、各インバータは共通の接地端子
をもつI2L半導体装置において、共通インジエク
シヨン端子と各インジエクタとを結ぶ配線はそれ
ぞれのインピーダンスが同一となるネツト状に形
成され、又は及び、各インバータと共通接地端子
とを結ぶ配線はそれぞれのインピーダンスが同一
となるネツト状に形成されていることにより各ゲ
ートにおけるインジエクシヨン電流を均一化し、
もつてI2L動作を安定化したものである。
実施例 １
第２図は本発明の一実施例であつて、４列のイ
ンジエクタを有するI2Lの配線形態を示す平面図
である。同図以下の各図において、前掲第１図で
示したI2L装置と共通の構成部分に対しては同一
の指示記号を用いてある。
ンジエクタを有するI2Lの配線形態を示す平面図
である。同図以下の各図において、前掲第１図で
示したI2L装置と共通の構成部分に対しては同一
の指示記号を用いてある。
第２図に示すように、共通のインジエクシヨン
端子Injから各インジエクタ３ａ，３ｂ，…に至
るアルミニウム配線は末広がりのネツト状に形成
されている。すなわち、共通配線２ａから分岐し
て配線２a1，２a2となり、次いで分岐して２b1，
２b2，２b3、さらに２c1，２c2，２c3…に分岐し
て各インジエクス３ａ，３ｂ…に接続する。この
ようにネツト状に配線において、分岐する配線の
幅と長さを等しくとれば、共通のインジエクシヨ
ン端子から各インジエクシヨンに至る配線の抵抗
値は等しくなり、各インジエクタ３ａ，３ｂ…に
おけるい共通インピーダンスが均一になつて各イ
ンジエクターに流れこむ電流は、ほぼ等しくな
り、その結果I2Lのインジエクタ電流が各ゲート
によつてばらつかなくなる。
端子Injから各インジエクタ３ａ，３ｂ，…に至
るアルミニウム配線は末広がりのネツト状に形成
されている。すなわち、共通配線２ａから分岐し
て配線２a1，２a2となり、次いで分岐して２b1，
２b2，２b3、さらに２c1，２c2，２c3…に分岐し
て各インジエクス３ａ，３ｂ…に接続する。この
ようにネツト状に配線において、分岐する配線の
幅と長さを等しくとれば、共通のインジエクシヨ
ン端子から各インジエクシヨンに至る配線の抵抗
値は等しくなり、各インジエクタ３ａ，３ｂ…に
おけるい共通インピーダンスが均一になつて各イ
ンジエクターに流れこむ電流は、ほぼ等しくな
り、その結果I2Lのインジエクタ電流が各ゲート
によつてばらつかなくなる。
なおさらに各インバータ（エミツタとなるエピ
タキシヤル半導体層）から取り出して共通の接地
端子GNDに接続するAl配線（破線５ａ，５ｂ…
で示される）を同様にネツト状に形成すれば、
I2Lの各ゲートを動作させる電流を均一化でき動
作をさらに安定化することができる。
タキシヤル半導体層）から取り出して共通の接地
端子GNDに接続するAl配線（破線５ａ，５ｂ…
で示される）を同様にネツト状に形成すれば、
I2Lの各ゲートを動作させる電流を均一化でき動
作をさらに安定化することができる。
第３図は前記実施例を具体化したもので、低速
（77ゲート）のI2Lと高速（48ゲート）のI2Lを一
つの半導体チツプ上に形成したI2L半導体装置の
レイアウトパターンを示す。同図に示すようにチ
ツプ周辺部にそつて多数のボンデイングバツド
（端子）が配列され、このうち共通のインジエク
シヨン端子としてInj、共通の接地端子として
GND１が示され、電源端子VCC（5V）及び各ゲー
ト端子Ag〜Ar、Ba〜Bu等が示される。共通イ
ンジエクシヨン端子Injと低速側ゲート列のイン
ジエクタ３ａ，３ｂ…とはネツト状の配線２ａ，
２ｂ，２ｃ…により接続され、共通の接地端子
GND1と各インバータとは、ネツト状の配線５
ａ，５ｂ…によつて接続されている。
（77ゲート）のI2Lと高速（48ゲート）のI2Lを一
つの半導体チツプ上に形成したI2L半導体装置の
レイアウトパターンを示す。同図に示すようにチ
ツプ周辺部にそつて多数のボンデイングバツド
（端子）が配列され、このうち共通のインジエク
シヨン端子としてInj、共通の接地端子として
GND１が示され、電源端子VCC（5V）及び各ゲー
ト端子Ag〜Ar、Ba〜Bu等が示される。共通イ
ンジエクシヨン端子Injと低速側ゲート列のイン
ジエクタ３ａ，３ｂ…とはネツト状の配線２ａ，
２ｂ，２ｃ…により接続され、共通の接地端子
GND1と各インバータとは、ネツト状の配線５
ａ，５ｂ…によつて接続されている。
実施例 ２
第４図は本発明の他の一実施例であつて、共通
のインジエクシヨン端子Injと４列のインジエク
タの両端部との間にネツト状の配線が形成された
場合の配線形態を示す。
のインジエクシヨン端子Injと４列のインジエク
タの両端部との間にネツト状の配線が形成された
場合の配線形態を示す。
前記実施例では、図面で縦方向に配列されたイ
ンジエクタ３ａ，３ｂ，３ｃ…の間での電圧アン
バランスを問題としたが、この実施例では各イン
ジエクタの長辺にそつて対向させたインバータ
（逆方向トランジスタ）４a1，４a2，４a3…の横
方向の配列での電圧のアンバランスを解決したも
のである。
ンジエクタ３ａ，３ｂ，３ｃ…の間での電圧アン
バランスを問題としたが、この実施例では各イン
ジエクタの長辺にそつて対向させたインバータ
（逆方向トランジスタ）４a1，４a2，４a3…の横
方向の配列での電圧のアンバランスを解決したも
のである。
すなわち、４列の各インジエクタの各両端に対
して共通のインジエクシヨン端子Injよりそれぞ
れネツト状配線２a0−２a1−２a2−２b1…及び２
a0′−２a1′−２a2′…を介して接続することにより
各インジエクタのいかなる点においてもインピー
ダンスが等しくなり、各ゲートにおけるインジエ
クシヨン電流が均一化される。
して共通のインジエクシヨン端子Injよりそれぞ
れネツト状配線２a0−２a1−２a2−２b1…及び２
a0′−２a1′−２a2′…を介して接続することにより
各インジエクタのいかなる点においてもインピー
ダンスが等しくなり、各ゲートにおけるインジエ
クシヨン電流が均一化される。
なお、同図には省略されているが、共通の接地
端子と各インジエクタに対向するインバータの両
端部（エミツタとなるエピタキシヤル層の両端
部）との間に接続される配線をそれぞれにネツト
状に形成することによりI2Lの動作をさらに均一
化することができる。
端子と各インジエクタに対向するインバータの両
端部（エミツタとなるエピタキシヤル層の両端
部）との間に接続される配線をそれぞれにネツト
状に形成することによりI2Lの動作をさらに均一
化することができる。
実施例 ３
第５図は本発明のさらに他の一実施例であつ
て、一つの基板上にスタツク化（積層化）された
I2L・ICに適用した場合の例を示す。このスタツ
ク化したI2L・ICは一つの半導体基体上に接合分
離又は酸化膜分離によつて互に電気的分解（アイ
ソレーシヨン）された半導体島領域内にそれぞれ
複数のインジエクタ列を有するI2Lを形成して各
I2Lが高電位から低電位に移行するように結線し
たものである。同図において鎖線で囲まれた領域
を上段I2L、同じく領域を下段I2Lとし、上段
I2Lの接地側共通端子GND1は下段I2Lのインジエ
クシヨン共通端子から各インジエクタへの配線は
ネツト状に形成されるとともに、各I2Lにおける
インバータと接地側共通端子との間の配線は同様
にネツト状に形成されることにより、各I2Lにお
けるゲートのインジエクシヨン電流は均一化され
る。
て、一つの基板上にスタツク化（積層化）された
I2L・ICに適用した場合の例を示す。このスタツ
ク化したI2L・ICは一つの半導体基体上に接合分
離又は酸化膜分離によつて互に電気的分解（アイ
ソレーシヨン）された半導体島領域内にそれぞれ
複数のインジエクタ列を有するI2Lを形成して各
I2Lが高電位から低電位に移行するように結線し
たものである。同図において鎖線で囲まれた領域
を上段I2L、同じく領域を下段I2Lとし、上段
I2Lの接地側共通端子GND1は下段I2Lのインジエ
クシヨン共通端子から各インジエクタへの配線は
ネツト状に形成されるとともに、各I2Lにおける
インバータと接地側共通端子との間の配線は同様
にネツト状に形成されることにより、各I2Lにお
けるゲートのインジエクシヨン電流は均一化され
る。
実施例 ４
ネツト状配線は、単に平面レイアウト形状を変
えて形成するのみならず第６図に示すように多層
配線技術を利用した形成することもできる。なお
同図中６はP-型Si基体、７はN+埋込層、８はN-
エピタキシヤル層、９はベース、１０はインジエ
クタ、１１はコレクタ引出し拡散層、１２はAl
配線、１３ａ〜１３ｄは多層Al配線である。
えて形成するのみならず第６図に示すように多層
配線技術を利用した形成することもできる。なお
同図中６はP-型Si基体、７はN+埋込層、８はN-
エピタキシヤル層、９はベース、１０はインジエ
クタ、１１はコレクタ引出し拡散層、１２はAl
配線、１３ａ〜１３ｄは多層Al配線である。
以上、各実施例で述べたように本発明によれ
ば、共通インジエクシヨン端子と各インジエクタ
間の配線をそれぞれの自己インピーダンスが同一
となるようにネツト状に形成し、又、各インバー
タと共通接地端子との間の配線を同様にネツト状
に形成することによつて、共通インピーダンス化
され、I2Lの各ゲートにおけるインジエクシヨン
電流の不均一がなくなり、タイミングのくるいや
誤動作のない安定な論理動作が得られ、I2L使用
の製品の特性、信頼性を向上できる効果をもたら
す。
ば、共通インジエクシヨン端子と各インジエクタ
間の配線をそれぞれの自己インピーダンスが同一
となるようにネツト状に形成し、又、各インバー
タと共通接地端子との間の配線を同様にネツト状
に形成することによつて、共通インピーダンス化
され、I2Lの各ゲートにおけるインジエクシヨン
電流の不均一がなくなり、タイミングのくるいや
誤動作のない安定な論理動作が得られ、I2L使用
の製品の特性、信頼性を向上できる効果をもたら
す。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
本発明はI2Lを有するIC、LSIに適用すること
ができ、特にチツプが大形化しゲート数が80ゲー
ト以上に増加する場合に有効である。
ができ、特にチツプが大形化しゲート数が80ゲー
ト以上に増加する場合に有効である。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
I2L・ICについて説明したが、本発明は電子回路
において配線に共通インピーダンスをもたせる場
合のすべてに応用できるものである。
れた発明をその背景となつた利用分野である
I2L・ICについて説明したが、本発明は電子回路
において配線に共通インピーダンスをもたせる場
合のすべてに応用できるものである。
第１図はこれまでのI2Lのレイアウトパターン
を示すチツプの一部平面図である。第２図は本発
明の一実施例であつてI2Lの配線レイアウトを示
す平面図である。第３図は本発明の一実施例であ
つて、一つの基体上に高速I2Lと低速I2Lを有する
半導体チツプの配線レイアウトを示す全体平面図
である。第４図は本発明の他の一実施例であつ
て、インジエクタの両端に配線を形成した場合の
配線レイアウトを示すチツプの一部平面図であ
る。第５図は、本発明の他の一実施例であつて、
スタツク化されたI2Lを有する半導体装置の配線
レイアウトを示すチツプの一部平面図である。第
６図は本発明のさらに他の実施例であるI2Lの一
部拡大断面図である。 １……半導体チツプ、２……配線、３……イン
ジエクタ、４……インバータ、５……接地側配
線、６……Ｐ型半導体基板、７……N+拡散層、
８……N-エピタキシヤル層、９……ベース、１
０……インジエクタ、１１……コレクタ引出し拡
散層、１２……Al電極、１３ａ〜１３ｄ……多
層Al配線。
を示すチツプの一部平面図である。第２図は本発
明の一実施例であつてI2Lの配線レイアウトを示
す平面図である。第３図は本発明の一実施例であ
つて、一つの基体上に高速I2Lと低速I2Lを有する
半導体チツプの配線レイアウトを示す全体平面図
である。第４図は本発明の他の一実施例であつ
て、インジエクタの両端に配線を形成した場合の
配線レイアウトを示すチツプの一部平面図であ
る。第５図は、本発明の他の一実施例であつて、
スタツク化されたI2Lを有する半導体装置の配線
レイアウトを示すチツプの一部平面図である。第
６図は本発明のさらに他の実施例であるI2Lの一
部拡大断面図である。 １……半導体チツプ、２……配線、３……イン
ジエクタ、４……インバータ、５……接地側配
線、６……Ｐ型半導体基板、７……N+拡散層、
８……N-エピタキシヤル層、９……ベース、１
０……インジエクタ、１１……コレクタ引出し拡
散層、１２……Al電極、１３ａ〜１３ｄ……多
層Al配線。
Claims (1)
- １ 半導体基体に、複数の集積注入論理素子を具
備する半導体集積回路装置であつて、その基体内
にはそれぞれ一端部に端子をもつ細長の複数のイ
ンジエクタ３ａ，３ｂ，３ｃが互いに並行に配列
され、その基体上に設けられた一つの共通配線部
２ａから前記それぞれの端子に至るまではその共
通配線部からそれぞれのインジエクタに至るまで
の配線インピーダンスがほぼ等しくなるようにネ
ツト状配線を構成して成ることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127708A JPS6021557A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127708A JPS6021557A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021557A JPS6021557A (ja) | 1985-02-02 |
| JPH0456464B2 true JPH0456464B2 (ja) | 1992-09-08 |
Family
ID=14966739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127708A Granted JPS6021557A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021557A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003257988A (ja) * | 2002-03-05 | 2003-09-12 | Sharp Corp | トランジスタ回路および通信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165351A (en) * | 1980-05-26 | 1981-12-18 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-07-15 JP JP58127708A patent/JPS6021557A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6021557A (ja) | 1985-02-02 |
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