JPH0456568A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPH0456568A JPH0456568A JP2167695A JP16769590A JPH0456568A JP H0456568 A JPH0456568 A JP H0456568A JP 2167695 A JP2167695 A JP 2167695A JP 16769590 A JP16769590 A JP 16769590A JP H0456568 A JPH0456568 A JP H0456568A
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- lines
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- block
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- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信号処理装置に関し、特に画像信号のブロッ
ク化に関するものである。
ク化に関するものである。
従来の技術
一般に、画像信号は情報量が非常に大きいため記録ある
いは伝送を行うに際して、圧縮符号化により情報量を削
減する方法が有力な手段として用いられている。ここで
、画像をブロックに分割しブロック単位で符号化を行う
方法はその手段の一つであり、代表的なものとして直交
変換符号化を挙げることができる。以下、現行方式のコ
ンポーネント信号に対して直交変換符号化を適用する場
合のブロック化について説明する。
いは伝送を行うに際して、圧縮符号化により情報量を削
減する方法が有力な手段として用いられている。ここで
、画像をブロックに分割しブロック単位で符号化を行う
方法はその手段の一つであり、代表的なものとして直交
変換符号化を挙げることができる。以下、現行方式のコ
ンポーネント信号に対して直交変換符号化を適用する場
合のブロック化について説明する。
現行方式のコンポーネント信号を扱う場合の標本化周波
数として、 Ｙ ： ｆ ｓ ＝１３．５ＭＨｚＲ−Ｙ ：
ｆ ｓ ／ ２ ＝６．７５ＭＨｚＢ−Ｙ ： ｆ
ｓ ／ ２ ＝６．７５ＭＨｚが規格化されている。こ
こで、垂直ライン数５２５本の信号を考えた場合、１フ
イールドの有効画素数及び有効ライン数は表１のように
なる。
数として、 Ｙ ： ｆ ｓ ＝１３．５ＭＨｚＲ−Ｙ ：
ｆ ｓ ／ ２ ＝６．７５ＭＨｚＢ−Ｙ ： ｆ
ｓ ／ ２ ＝６．７５ＭＨｚが規格化されている。こ
こで、垂直ライン数５２５本の信号を考えた場合、１フ
イールドの有効画素数及び有効ライン数は表１のように
なる。
表 １
表１のように標本化された信号は、有効画素数、有効ラ
イン数ともに８の整数倍であるので、８画素×８ライン
のブロックに分割することが可能であり、この場合のブ
ロック数は、表２に示す通りである。
イン数ともに８の整数倍であるので、８画素×８ライン
のブロックに分割することが可能であり、この場合のブ
ロック数は、表２に示す通りである。
表 ２
次に、以上のブロック化を行う信号処理装置について例
を挙げて説明する。第４図は、従来の信号処理装置の例
を示した図であり、第４図において、１は入力端子であ
り、２は入力信号をディジタル信号に変換するＡ／Ｄ変
換器、３はディジタル化された信号を（８！ｉ素×８ラ
イン）のブロックに分割するブロック化器であり、４．
７はスイッチ、５．６は８ライン分の容量を持つメモリ
である。最後に８はブロック化された信号に対して離散
コサイン変換（ＤＣＴ）を行うＤＣＴ演算器である。以
下に、従来の信号処理装置の動作を説明する。
を挙げて説明する。第４図は、従来の信号処理装置の例
を示した図であり、第４図において、１は入力端子であ
り、２は入力信号をディジタル信号に変換するＡ／Ｄ変
換器、３はディジタル化された信号を（８！ｉ素×８ラ
イン）のブロックに分割するブロック化器であり、４．
７はスイッチ、５．６は８ライン分の容量を持つメモリ
である。最後に８はブロック化された信号に対して離散
コサイン変換（ＤＣＴ）を行うＤＣＴ演算器である。以
下に、従来の信号処理装置の動作を説明する。
端子１から入力された信号は、Ａ／Ｄ変換器２でディジ
タル信号に変換され、ブロック化器３でブロック化が行
われる。ブロック化は、第５図（ａ）に示すように８ラ
イン分のデータをメモリに順に書き込み、第５図（ｂ）
に示すようにブロック単位で読み出しを行うことによっ
て実現できる。ここで、２個のメモリ５，６の読み出し
書き込みを８ライン単位で切り替え、メモリ５の書き込
み中にメモリ６からの読み出しを行い、逆にメモリ６の
書き込み中にメモリ５からの読み出しを行う。このよう
な、書き込み読み出しのメモリの選択はスイッチ４，７
によって行う。スイッチ７で選択されたメモリからブロ
ック単位の順番でデータが出力されＤＣＴ演算装置８に
よってＤＣＴ演算を行う。
タル信号に変換され、ブロック化器３でブロック化が行
われる。ブロック化は、第５図（ａ）に示すように８ラ
イン分のデータをメモリに順に書き込み、第５図（ｂ）
に示すようにブロック単位で読み出しを行うことによっ
て実現できる。ここで、２個のメモリ５，６の読み出し
書き込みを８ライン単位で切り替え、メモリ５の書き込
み中にメモリ６からの読み出しを行い、逆にメモリ６の
書き込み中にメモリ５からの読み出しを行う。このよう
な、書き込み読み出しのメモリの選択はスイッチ４，７
によって行う。スイッチ７で選択されたメモリからブロ
ック単位の順番でデータが出力されＤＣＴ演算装置８に
よってＤＣＴ演算を行う。
発明が解決しようとする課題
しかしながら、前記した信号処理装置においては、以下
に示す課題を有している。
に示す課題を有している。
前記した標本化周波数で標本化された信号は、輝度信号
（Ｙ）、色差信号（Ｒ−Ｙ、Ｂ−Ｙ）とも水平画素数が
８の整数倍であるため、容易に（８画素×８ライン）の
ブロックに分割することができたが、異なった標本化周
波数を用いた場合例えば６．７５ＭＨｚで標本化された
色差信号に対して間引き処理を行って標本化周波数を３
．３７５ＭＨｚとした場合には、水平画素数が１８０と
なり８の倍数に一致しなくなる。
（Ｙ）、色差信号（Ｒ−Ｙ、Ｂ−Ｙ）とも水平画素数が
８の整数倍であるため、容易に（８画素×８ライン）の
ブロックに分割することができたが、異なった標本化周
波数を用いた場合例えば６．７５ＭＨｚで標本化された
色差信号に対して間引き処理を行って標本化周波数を３
．３７５ＭＨｚとした場合には、水平画素数が１８０と
なり８の倍数に一致しなくなる。
本発明はかかる従来技術の課題に鑑み、水平画素数が１
つのブロックの水平画素数の整数倍に等しくない場合に
対応したブロック分割を実現する信号処理装置を提供す
ることを目的とする。
つのブロックの水平画素数の整数倍に等しくない場合に
対応したブロック分割を実現する信号処理装置を提供す
ることを目的とする。
課題を解決するための手段
本発明は、（ｍ×ｉ＋ｊ）個の水平画素数を有する画像
信号をブロックに分割するにあたり（ｍ〉ｊ）、前記画
像信号を水平方向ｍ画素垂直方向ｎラインからなるブロ
ックと水平方向３画素垂直方向ｎラインからなる小ブロ
ックに分割する手段と、前記小ブロックを複数個集めて
前記ブロックを構成する手段とを有することを特徴とす
る信号処理装置である。
信号をブロックに分割するにあたり（ｍ〉ｊ）、前記画
像信号を水平方向ｍ画素垂直方向ｎラインからなるブロ
ックと水平方向３画素垂直方向ｎラインからなる小ブロ
ックに分割する手段と、前記小ブロックを複数個集めて
前記ブロックを構成する手段とを有することを特徴とす
る信号処理装置である。
作用
本発明は前記した構成により、水平画素数がｍの整数倍
に等しくない画像信号を（ｍ画素×ｎライン）のブロッ
クに分割する場合に、前記ブロックの他に（ｊ画素×ｎ
ライン）の小ブロックが発生するが、このような小ブロ
ックを複数個集めて（ｍ画素×ｎライン）のブロックを
構成することにより、画面全体を（ｍ画素×ｎライン）
のブロックに分割することができる。
に等しくない画像信号を（ｍ画素×ｎライン）のブロッ
クに分割する場合に、前記ブロックの他に（ｊ画素×ｎ
ライン）の小ブロックが発生するが、このような小ブロ
ックを複数個集めて（ｍ画素×ｎライン）のブロックを
構成することにより、画面全体を（ｍ画素×ｎライン）
のブロックに分割することができる。
実施例
以下、本発明の実施例を添付図面を用いて説明する。
第１図は、本発明による信号処理装置の一実施例を示し
た図である。第１図において、ｌは色差信号の入力端子
であり、２は入力信号をディジタル信号に変換するＡ／
Ｄ変換器、１０１は間引き帯域制限を行う低域フィルタ
、１０２は工画素おきに画素を間引く間引き回路、１０
３はブロック化器であり、１０４．１０８はスイッチ１
０５．１０６．１０７は８ライン分の容量を有するメモ
リである。また、１０９はＤＣＴ演算器である。以下に
、本実施例の動作を説明する。
た図である。第１図において、ｌは色差信号の入力端子
であり、２は入力信号をディジタル信号に変換するＡ／
Ｄ変換器、１０１は間引き帯域制限を行う低域フィルタ
、１０２は工画素おきに画素を間引く間引き回路、１０
３はブロック化器であり、１０４．１０８はスイッチ１
０５．１０６．１０７は８ライン分の容量を有するメモ
リである。また、１０９はＤＣＴ演算器である。以下に
、本実施例の動作を説明する。
端子１から入力された色差信号をＡ／Ｄ変換器２によっ
て標本化周波数６．７５ＭＨｚでディジタル信号に変換
する。次に、間引きによる折返し歪を防ぐために低域フ
ィルタ１０１で（３，３７５／ ２ ） Ｍ七以上の周
波数成分を減衰させ、間引き回路１０２で間引きを行う
ことにより、水平方向の画素数はもとの画素数の半分に
なる。次に、ブロック化器１０３で（８画素×８ライン
）のブロックにブロック化を行うが、前記したように間
引きを行った後の水平画素数は１８０となり８の整数倍
になっていないため、第２図（ａ）のＡ２３． Ｂ２
３に示すように水平方向の各２３番目のブロックのみが
（４画素×８ライン）の異なった大きさの小ブロックと
なる。そこで、第２図（ｂ）に示すように、隣接するＡ
２３とＢ２３とをまとめて（８画素×８ライン）の一つ
のブロックとする。この場合垂直方向のブロック数は２
の倍数であるから、合計（４５ｘ１５）個のブロックに
分割できることになる。
て標本化周波数６．７５ＭＨｚでディジタル信号に変換
する。次に、間引きによる折返し歪を防ぐために低域フ
ィルタ１０１で（３，３７５／ ２ ） Ｍ七以上の周
波数成分を減衰させ、間引き回路１０２で間引きを行う
ことにより、水平方向の画素数はもとの画素数の半分に
なる。次に、ブロック化器１０３で（８画素×８ライン
）のブロックにブロック化を行うが、前記したように間
引きを行った後の水平画素数は１８０となり８の整数倍
になっていないため、第２図（ａ）のＡ２３． Ｂ２
３に示すように水平方向の各２３番目のブロックのみが
（４画素×８ライン）の異なった大きさの小ブロックと
なる。そこで、第２図（ｂ）に示すように、隣接するＡ
２３とＢ２３とをまとめて（８画素×８ライン）の一つ
のブロックとする。この場合垂直方向のブロック数は２
の倍数であるから、合計（４５ｘ１５）個のブロックに
分割できることになる。
以上説明したブロック化を行うのがブロック化器１０３
であり、８ライン分のメモリを３個有し、３個のメモリ
のうち１個を書き込み用に、残りの２個を読み出し用に
用い、８ライン単位で書き込み読み出しの切り替えを行
うことにより、前記したブロック化が実現できる。すな
わち、メモリ１０５、１０６を読み出し用に、メモリ１
０７を書き込み用に用いる場合には、第３図（ａ）に示
すように、８ライン分のデータをメモリ １０７に順に
書き込み、同時に、第３図（ｂ）に示すようにブロック
単位でメモリ１０５．１０６から交互に読み出しを行う
。この場合、スイッチ１０４は書き込み用にメモリ １
０７を選択し、スイッチ１０８は読み出し用としてブロ
ック単位でメモリ １０５とメモリ １０６とを交互に
選択する。
であり、８ライン分のメモリを３個有し、３個のメモリ
のうち１個を書き込み用に、残りの２個を読み出し用に
用い、８ライン単位で書き込み読み出しの切り替えを行
うことにより、前記したブロック化が実現できる。すな
わち、メモリ１０５、１０６を読み出し用に、メモリ１
０７を書き込み用に用いる場合には、第３図（ａ）に示
すように、８ライン分のデータをメモリ １０７に順に
書き込み、同時に、第３図（ｂ）に示すようにブロック
単位でメモリ１０５．１０６から交互に読み出しを行う
。この場合、スイッチ１０４は書き込み用にメモリ １
０７を選択し、スイッチ１０８は読み出し用としてブロ
ック単位でメモリ １０５とメモリ １０６とを交互に
選択する。
ここで、第２図（ｂ）に示すように、隣接する小ブロッ
クを一つにまとめてブロック化した場合、２つの小ブロ
ツク間に相関が無いと、ＤＣＴ演算器１０９による変換
によって高域成分が発生し圧縮の効率が低下するが、著
しい画質劣化は発生しない。
クを一つにまとめてブロック化した場合、２つの小ブロ
ツク間に相関が無いと、ＤＣＴ演算器１０９による変換
によって高域成分が発生し圧縮の効率が低下するが、著
しい画質劣化は発生しない。
また、一般の画像信号では、隣接する小ブロツク間の相
関が強い確率が高いため、特に大きな問題とはならない
。
関が強い確率が高いため、特に大きな問題とはならない
。
以上説明したように、本実施例によれば、隣接する（４
画素×８ライン）のブロックを１つにまとめて（８画素
×８ライン）のブロックとすることにより、全画面を（
８画素×８ライン）のブロックに分割することが可能で
あり、かつ実現も容易である。
画素×８ライン）のブロックを１つにまとめて（８画素
×８ライン）のブロックとすることにより、全画面を（
８画素×８ライン）のブロックに分割することが可能で
あり、かつ実現も容易である。
なお、本実施例においては現行方式コンポーネント信号
に対して、（８画素×８ライン）単位のブロック化を行
う場合を取り上げたが、画素数とブロックの大きさにつ
いては、本実施例で説明したものと同様の関係となるも
のに対して適用することが可能である。
に対して、（８画素×８ライン）単位のブロック化を行
う場合を取り上げたが、画素数とブロックの大きさにつ
いては、本実施例で説明したものと同様の関係となるも
のに対して適用することが可能である。
発明の詳細
な説明したように本発明によれば、画像信号をブロック
に分割するにあたり、水平画素数が１つのブロックの水
平画素数の整数倍に等しくない場合においても、容易に
ブロック分割を実現することができその効果は高い。
に分割するにあたり、水平画素数が１つのブロックの水
平画素数の整数倍に等しくない場合においても、容易に
ブロック分割を実現することができその効果は高い。
第１図は本発明による一実施例の信号処理装置のブロッ
ク図、第２図はブロックに分割する方法を示した説明図
、第３図は本発明による一実施例の信号処理装置におけ
るメモリへの書き込みとメモリからの読み出し方法を示
した説明図、第４図は従来の信号処理装置のブロック図
、第５図は従来の信号処理装置におけるメモリへの書き
込みとメモリからの読み出し方法を示した説明図である
。 ３．１０３・・・・・・ブロック化器、４． ７．１０
４．１０８・・・・・・スイッチ、５． ６．１０５．
１０６．１０７・・・・・・８ラインメモリ。 代理人の氏名 弁理士 粟野重孝 はか１名１２ 図 （ａ） 瘍 ｒライン 一−−□−−−−−１−−１ ４５フロワク
ク図、第２図はブロックに分割する方法を示した説明図
、第３図は本発明による一実施例の信号処理装置におけ
るメモリへの書き込みとメモリからの読み出し方法を示
した説明図、第４図は従来の信号処理装置のブロック図
、第５図は従来の信号処理装置におけるメモリへの書き
込みとメモリからの読み出し方法を示した説明図である
。 ３．１０３・・・・・・ブロック化器、４． ７．１０
４．１０８・・・・・・スイッチ、５． ６．１０５．
１０６．１０７・・・・・・８ラインメモリ。 代理人の氏名 弁理士 粟野重孝 はか１名１２ 図 （ａ） 瘍 ｒライン 一−−□−−−−−１−−１ ４５フロワク
Claims (2)
- （１）（ｍ×ｉ＋ｊ）個の水平画素数を有する画像信号
をブロックに分割するにあたり（ｍ＞ｊ）、前記画像信
号を水平方向ｍ画素垂直方向ｎラインからなるブロック
と水平方向ｊ画素垂直方向ｎラインからなる小ブロック
に分割する手段と、前記小ブロックを複数個集めて前記
ブロックを構成する手段とを有することを特徴とする信
号処理装置。 - （２）隣接する小ブロックを複数個集めて前記ブロック
を構成することを特徴とする請求項（１）記載の信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16769590A JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16769590A JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456568A true JPH0456568A (ja) | 1992-02-24 |
| JP2825940B2 JP2825940B2 (ja) | 1998-11-18 |
Family
ID=15854515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16769590A Expired - Lifetime JP2825940B2 (ja) | 1990-06-26 | 1990-06-26 | 信号処理装置及び信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825940B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112010001962T5 (de) | 2010-02-19 | 2012-08-16 | Mitsubishi Electric Corporation | Befestigung zum Anbringen eines Ultraschallsensormoduls und Befestigungsverfahren |
| DE112009004942T5 (de) | 2009-06-15 | 2012-09-20 | Mitsubishi Electric Corp. | Ultraschallsensor-Modul -Anbringungsvorrichtung und Anbringungsverfahren |
-
1990
- 1990-06-26 JP JP16769590A patent/JP2825940B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112009004942T5 (de) | 2009-06-15 | 2012-09-20 | Mitsubishi Electric Corp. | Ultraschallsensor-Modul -Anbringungsvorrichtung und Anbringungsverfahren |
| DE112010001962T5 (de) | 2010-02-19 | 2012-08-16 | Mitsubishi Electric Corporation | Befestigung zum Anbringen eines Ultraschallsensormoduls und Befestigungsverfahren |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825940B2 (ja) | 1998-11-18 |
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