JPH0457136B2 - - Google Patents
Info
- Publication number
- JPH0457136B2 JPH0457136B2 JP58114993A JP11499383A JPH0457136B2 JP H0457136 B2 JPH0457136 B2 JP H0457136B2 JP 58114993 A JP58114993 A JP 58114993A JP 11499383 A JP11499383 A JP 11499383A JP H0457136 B2 JPH0457136 B2 JP H0457136B2
- Authority
- JP
- Japan
- Prior art keywords
- echo
- communication system
- output
- address generator
- duplex communication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 24
- 238000004891 communication Methods 0.000 claims description 21
- 230000003044 adaptive effect Effects 0.000 claims description 6
- 238000012937 correction Methods 0.000 claims description 3
- 230000006978 adaptation Effects 0.000 claims description 2
- 238000002592 echocardiography Methods 0.000 description 14
- 230000015654 memory Effects 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 230000001629 suppression Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
- H04B3/231—Echo cancellers using readout of a memory to provide the echo replica
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Bidirectional Digital Transmission (AREA)
- Computer And Data Communications (AREA)
- Mobile Radio Communication Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
〔従来技術〕
本発明は、エコーキヤンセラを有するデジタル
二重通信システムであつて、前記エコーキヤンセ
ラが、それぞれ１つの所定のデータセツトに対応
する複数のエコーレプリカを記憶する対応する複
数の記憶位置を有するメモリ装置と、送信データ
セツトにより決定される所定の記憶位置からエコ
ーレプリカを読出すようにするアドレス発生器
と、受信信号を受けるラインであつて、所定の記
憶位置から読出したエコーレプリカを受信信号か
ら減算する減算器に接続された当該ラインと、所
定の記憶位置に記憶されたエコーレプリカを更新
する適応装置とを具えているデジタル二重通信シ
ステムに関するものである。 この種類の通信システムは英国特許出願第
2007946A号明細書に記載されている。この英国
特許出願明細書に記載されているメモリ装置は複
数個の記憶位置を有しており、これらの記憶位置
の個数は、各データビツトに対する補正が行なわ
れる期間中に送信されたデータの可能な組合せの
個数に等しい。この英国特許出願明細書に記載さ
れているように、記憶位置の個数は４〜128個の
範囲で変えることができ、実際的な個数は64個で
ある。この場合、２相信号を用いた際にはライン
の実際の長さに対して２〜４個の２相期間を考慮
する必要があり、補正を必要とする１つの２相期
間（１周期に相当する）当りのサンプリング点の
個数は１〜８個とすることができる。 考慮すべき期間の個数をいかに増大させても、
また考慮すべき１つの期間内のサンプリング点の
個数を増大させても、これに応じてメモリ装置内
の必要とする容量を増大せしめる必要がある。 〔発明の目的〕 本発明の目的は、エコーキヤンセラの所定の実
行レベルに必要とするメモリ装置の記憶量を減少
させることにある。 〔発明の構成〕 本発明は、エコーキヤンセラを有するデジタル
二重通信システムであつて、前記エコーキヤンセ
ラが、それぞれ１つの所定のデータセツトに対応
する複数のエコーレプリカを記憶する対応する複
数の記憶位置を有するメモリ装置と、送信データ
セツトにより決定される所定の記憶位置からエコ
ーレプリカを読出すようにするアドレス発生器
と、受信信号を受けるラインであつて、所定の記
憶位置から読出したエコーレプリカを受信信号か
ら減算する減算器に接続された当該ラインと、所
定の記憶位置に記憶されたエコーレプリカを更新
する適応装置とを具えているデジタル二重通信シ
ステムにおいて、各記憶位置が２つのデータセツ
トに割当てられており、これら２つのデータセツ
トはこれらが互いに補数を成すように選択され、
前記のメモリ装置の出力は前記の減算器に供給す
る前に前記の２つのデータセツトのうちの一方の
データセツトに対して補数とし、前記のメモリ装
置内の所定の記憶位置に記憶された１つのエコー
レプリカから互いに補数を成す２つのエコーレプ
リカを発生せしめうるようにしたことを特徴とす
る。 本発明は、論理値“１”の送信により生じるエ
コーを論理値“０”の送信により生じるエコーに
対し大きさで等しく、正負符号で反対にすれば、
互いに補数を成す２つのデータセツトによつて生
じるエコーも互いに大きさで等しく、正負符号で
反対になるという事実の認識を基に成したもので
ある。従つて、２つのデータセツトのうちの一方
のデータセツトに対するエコーレプリカを記憶す
る必要があるだけである。これにより２つの利
点、すなわち、第１に、メモリ装置の必要容量が
半分になり、第２に、エコーレプリカの個数の半
分のみを形成する必要がある為に、エコーキヤン
セラの収歛時間も半分になるという利点が得られ
る。 図面につき本発明を説明をする。 第１図は、本発明通信システムに用いる送受信
装置を示し、この送受信装置は送信機１と、受信
機２と、ハイブリツド回路網３と、エコーキヤン
セラ４と、減算器５とを具えている。送信すべき
信号は、送信機１から信号路６を経てハイブリツ
ド回路網３に供給されるとともに、信号路７を経
てエコーキヤンセラの第１入力端子に供給され
る。ハイブリツド回路網３は送信すべき信号を伝
送路８に結合させるとともに、受信機２に供給さ
れる送信信号の大きさを最小にする。しかし、ハ
イブリツド回路網は送信機１と受信機２との間
を、信頼しうる二重データ伝送が達成されうる程
度に充分分離せしめない。送信すべき信号が受信
機２の入力端子に帰還される割合を更に減少せし
める為に、エコーキヤンセラ４がアナログハイブ
リツド回路網３の両端間に接続され、これにより
送信機と受信機との間の分離を許容レベルまで高
めるようにする。このことは、エコーキヤンセラ
が送信および受信信号間の相関関係を検査し、受
信信号から減算された際にこの相関関係を最小と
するような出力、すなわちエコーレプリカを生じ
るようにすることにより達成される。送信すべき
信号はライン７を経てエコーキヤンセラ４に供給
され、受信信号はライン９を経て減算器５の第１
入力端子に供給される。エコーキヤンセラ４の出
力はライン１１を経て減算器５の第２入力端子に
供給される。減算器５はエコーキヤンセラによつ
て生ぜしめられた信号を受信信号から減算し、そ
の出力がライン１０を経て受信機２に供給される
とともにライン１２を経てエコーキヤンセラ４に
供給される。 エコー自体は２部分、すなわち近端エコー
（neer−end echo）と遠端（distant）すなわちラ
インエコーとに分割しうる。近端エコーは、ハイ
ブリツド回路の平衡が悪い為に送信信号が受信機
に直接漏洩されることによるものであり、ライン
エコーは２線式回線におけるインピーダンスの不
連続性よるものである。ラインエコーの大きさは
通常近端エコーよりも著しく小さく、ラインエコ
ーの主たる重要性はこれが遅延して到達するとい
うことである。近端エコーのレベルは、送信信号
のレベルに対して−10dBとなりうる為、遠距離
接続ライン上で受信遠端信号のレベルが送信信号
レベルに対して−40dBとなりうる場合には、妨
害エコー信号は所望信号に対し30dBとなりうる。
２レベルデジタルシステムに対し30％しか許容で
きないものとすると、所望信号は妨害信号に対し
10dBとする必要がある。これによれば、またラ
インエコーをある程度許容しうるようにする為に
は、40dBから50dBまでの間でエコーを抑圧しう
るエコーキヤンセラが望ましい。 エコーキヤンセラが対処する必要のある最大エ
コー長はラインエコーによつて決まる。従つて、
可能な最大エコー長は最長の接続ラインに対する
信号の往復時間となる。しかし、ラインエコーを
必ずしもすべて相殺する必要はない。例えば、遠
距離接続ライン上での遠端装置からの反射は考慮
する必要がない。その理由は、これらの反射は所
望信号の２倍以上減衰され、従つていかなる問題
も生ぜしめない。“有効エコー長”を決定するの
に用いうる簡単な基準は、受信機に到達するライ
ンエコーであつて所望信号レベルに対し１／
10dBよりも小さいものを無視しうるようにする
ことである。更にこの点を達成する為には最長の
接続ラインの長さを知つておく必要がある。 WAL２符号を用いて96キロビツト／秒で５Km
の収容区域内の加入者に信号が到達するように通
信システムが設計されており、96KHzの周波数で
線路減衰が約8dB／Kmであるものとすると、反射
係数が0.5であつても最初の2.8Km分からのエコー
のみを有効なものとして考慮すれば足りる。周波
数が低くなればなる程、線路減衰は少なくなり、
有効エコー長は長くなる。しかし、WAL２のよ
うな符号では、低周波数ではエネルギーは極めて
小さい。従つて、３Kmの線路長に相当する約30μ
秒のエコー長を上述した通信システムに対して考
慮すれば充分である。 収歛時間とは、エコーキヤンセラが充分正確な
エコーレプリカを生ぜしめるのに要する時間であ
る。この時間は、使用するアダプテイブアルゴリ
ズム、必要とするエコー抑圧度、予期されるエコ
ーの最大長、両端から送信されるデジタル信号間
の相関関係および伝送速度を含む種々のフアクタ
に依存する。一般的には、１秒よりも少ない収歛
時間が許容しうるものである。エコーキヤンセラ
は収歛時間後でも、例えば温度変動による線路特
性のゆつくりした変化に応答し続けるようにする
必要がある。 送信機１によつて送信すべきデータは、第３図
に示すようにアドレス発生器４０にも供給され、
このアドレス発生器はハイウエイ４２を経てラン
ダムアクセスメモリ（RAM）４１のアドレス入
力端子にアドレス符号を供給する。RAM４１の
データ出力端子はハイウエイ４４を経てラツチ回
路４３の入力端子に接続されており、このラツチ
回路４３の出力はハイウエイ４８を経て加算回路
４７の第１入力端子組に供給されるとともにハイ
ウエイ４６を経て補数回路７０の入力端子に供給
される。この補数回路７０の出力はハイウエイ５
９を経てデジタル−アナログ変換器（DAC）４
５に供給される。このDAC４５の出力はライン
１１を経て減算器５の第２入力端子に供給され、
受信信号はライン９を経て減算器５の第１入力端
子に供給される。この減算器５の出力端子はライ
ン１０を経て受信機２に供給されるとともに、ラ
イン１２を経て加算回路４７の第２入力端子組に
供給される。アドレス発生器４０にはライン５３
を経てクロツク信号発生器５２の出力端子が接続
されており、またこのクロツク信号発生器５２の
出力端子はライン６３を経て遅延回路５４に接続
されている。この遅延回路の出力端子はライン５
５を経てラツチ回路４３のクロツク入力端子に接
続され且つライン５７を経て他の遅延回路５６の
入力端子に接続されている。この遅延回路５６の
出力端子はライン５８を経て減算器５の他の入力
端子に接続されている。アドレス発生器４０は、
ライン７１を経て加算回路４７の他の入力端子に
供給されるとともにライン７２を経て補数回路７
０の制御入力端子に供給される他の出力を生じ
る。 第３図に示すルツクアツプテーブル型のアダプ
テイブエコーキヤンセラの作動原理は根本的に、
生じるおそれのあるあらゆるエコーのデジタルレ
プリカを記憶し、エコーを消す必要がある場合に
これらのレプリカを用いることにある。受信され
るエコーは送信データに関連する為、この送信デ
ータを、送信された特定のビツト列に対するエコ
ーレプリカを記憶する適当な記憶位置を示すアド
レスを形成するのに用いることができる。RAM
４１の内容は減算器５において受信信号から減算
される前にデジタル−アナログ変換器（DAC）
４５によりアナログ電圧に変換される。加算回路
４７は、減算器の出力を制御信号として用いてメ
モリ内容を更新し、これによりレプリカと実際の
エコーとの間の差を最小とする自己調整能力を通
信システムに与えるものである。 第３図に示すように、アドレス発生器４０への
入力信号は送信機１のもとの入力データ列であ
る。従つてアドレス論理が可成り簡単化される。
もとの入力データ列が用いられないと、送信機に
よつて行なわれた処理の少くともいくつかを元に
戻す必要がある。しかし、この場合送信機はエコ
ー通路の一部分を構成する為、送信機を線形とす
る場合のみ良好な作動を期待しうるにすぎない。
送信機がスクランブルのようないくつかの非線形
作動を含む場合には、最良の作動を得る為にこの
送信機を非線形部分と線形部分とに分け、アドレ
ス発生器４０への入力を非線形部分の出力から取
出すようにする必要がある。 キヤンセラが対処しうる最大エコー長はアドレ
スの幅によつて決定される。96キロビツト／秒の
ビツト速度の場合、伝送線遅延を考慮するのに通
常30μ秒のエコー長で充分であるということを確
かめた。送信機と、ハイブリツド回路網（カツプ
ラ）と、このハイブリツド回路網および減算器間
に必要とするいかなるフイルタとによつて生じる
エコー長の増大は不確定なものである。その理由
はこのエコー長の増大はこれらの回路網の設計に
依存する為である。エコー長が10.4μ秒増大する
たびにアドレス幅は１ビツトだけ増大させる（従
つてメモリ寸法を倍にする）必要がある。最大エ
コー長を考慮しない場合には、これらのエコーが
完全に相殺されないばかりか、エコーレプリカの
精度にも悪影響が及ぼされる。本例の場合、約
10μ秒のエコー長の増大があるものとすると、ア
ドレス幅は４ビツトとなる。この後者の数字は、
受信信号を各データビツト期間中にＲ回サンプリ
ングする場合には、log2Rだけ増大させる必要が
ある。例えばWAL２符号の場合、ナイキストサ
ンプリング速度はビツト周波数の４倍となり、従
つてこの場合の全アドレス幅は６ビツトとなる。 平均二乗誤差を最小とするアルゴリズムは多数
有り、そのうちの数例が例えば N.A.M.Verhoeckx，H.C.van den Elgen，F.A.
M.SnijdersおよびP.J.jan.Gerwen氏著“IEEE
Transactions on Acoustics，Speech，and
Signal Processing”，Volume ASSP−27，No.
６，December1979，pp.768−781に“Degital
Echo Cancellation for Baseband Data
Transmission”と題して説明されており、その
内容を本明細書でも参考に導入する。正しいアル
ゴリズムを選択するに当つては、収歛時間および
得られる最小平均二乗誤差とハードウエアの複雑
さとの間に折衷策を講じる必要がある。図示のア
ダプテイブエコーキヤンセラの場合、符号アルゴ
リズムとして既知の最も簡単なアルゴリズムを選
択した。従つて、減算器出力の正負符号のみがア
ダプテイブ処理に用いられ、正負符号が正である
か負であるかに依存して１ビツトが関連の記憶位
置に加算されたり、この記憶位置から減算された
りする。 処理の開示時には、収歛処理がゆつくり行なわ
れる。しかし、収歛が一端達成されると、エコー
レプリカはエコー値から数DACステツプ以上ふ
らつかない。遠端送信が無い場合には、収歛はエ
コーレベルの±１ステツプまでとなる。遠端送信
がある場合には、減算器の出力端子における残留
エコーが所望信号よりもわずかに小さくなる点ま
で前のように生じる。従つて、制御信号の正負符
号は所望信号により決まり、エコー成分に関する
他の情報は抽出できない。従つてこの場合には、
通信システムは0dBの残留エコーに対する所望信
号比を与えるように収歛する。この問題に対する
解決策は固定しきい値の比較器を設けて制御信号
の正負符号を決定することではなく、しきい値を
所望信号のピーク−ピークレベル間でランダムに
シフトさせることである。この“デイザー
（dither）効果”によりエコーを所望信号よりも
充分低いレベルまで抑圧することができる。 デジタル−アナログ変換器（DAC）45のワー
ド長（すなわちビツト数）Ｗは２つの主たるフア
クタ、すなわち所望信号に対する許容残留エコー
レベルおよび必要とする最大エコー抑圧比から得
られる。ｍを整数とし、VsをDAC45のステツプ
寸法とすると、許容残留エコーレベル（ピーク
値）はｍ・Vsに等しい。又、DAC45の全信号範
囲は2Wに等しい。減算器５の入力信号がエコー
信号のみから成つているものとすると、エコーキ
ヤンセラがこのエコー信号のレプリカを再生しう
るようにするためにはこのエコー信号のピーク−
ピーク値がDAC45の全信号範囲内にある必要が
ある。従つて、エコー信号の最大許容ピーク−ピ
ーク値は2W・Vsに等しい。エコー信号が０を中
心として対称的であるものとすると、最大ピーク
値はピーク−ピーク値の半分、すなわち2W・
Vs／２となる。最大エコー抑圧比Ｙ（最大エコー
値／残留エコー値）は最大エコー値のピーク値を
残留エコー値で割ることにより得られ、 Ｙ＝2W・Vs／２／ｍ・Vs＝2W／2m となる。従つて、 Ｗ＝log22mY が得られる。符号アルゴリズムに対する残留エコ
ー分布は二項式であり、 Pn＝2aCa+n2１／2a（ｍ＝０、±１、±２、…±ａ） によつて与えられる。ここにａ＝VT／VSであり、
VTはしきい値のデイザーイングに対して用いら
れる信号のピーク値である。nδVs（δは残留エコ
ー分布の標準偏差であり、ｎは正の整数である）
よりも高い残留エコーレベルを、これらが生じる
可能性がわずかである（例えばｐ（｜ｍ｜＞4δ
１×10-6）という理由で無視しうるものとする
と、 Ｗ＝log22nδY となる。従つて最小所望信号Ｓ(k)が30Vsであり、
AGCを用いて VT＝Ｓ(k)＋δVs であるものとすると、４つの標準偏差内の残留エ
コーに対し、12ビツトDACの場合約42dBのエコ
ー抑圧或いは14ビツトDACの場合約54dBのエコ
ー抑圧が得られる。 メモリワード長はDACワード長と同じである
こと勿論である。従つて、12ビツトDACが充分
であるとすれば、必要とするRAMの大きさは12
ビツトの64ワードである。 96キロビツト／秒のWAL2符号化データに対し
ては、384KHzのクロツク周波数が必要となる。
これは送信機のクロツクと同じにすることができ
る。種々の回路のタイミングに関する主たるフア
クタは閉帰還ループを通る伝播遅延である。この
ループ中の回路が１クロツク周期（2.6μ秒）より
も少ない伝播遅延とするのに充分高速に作動する
場合には、所定のメモリ位置の読取りおよび更新
を同じクロツク期間で行なうことができ、同じア
ドレスが保持される。高速バイポーラRAM、約
1μ秒の変換時間を有するDACおよび低電力シヨ
ツトキーTTL論理回路を用いると、2μ秒よりも
少ないループ遅延が可能となる。従つて、１クロ
ツク期間内で所定のメモリ位置を読取り且つ更新
することができる。従つて、このようにしない場
合よりも極めて容易に種々の回路のタイミングを
とることができる。 高ビツト速度を用いる場合には、１クロツク期
間内で所定のメモリ位置を読取り且つ更新するこ
とができない。この場合には、双方向性の並列入
力並列出力シフトレジスタを用いて、１つのメモ
リ位置からデータを読取つた後に前のメモリ位置
をアドレス且つ更新するようにすることができ
る。クロツク周期を減少せしめるにつれて、アド
レス幅を高めることができる。 第２図はWAL2伝送符号の形態を示し、第２図
ｃは論理値“１”（第２図ａ）に等価なWAL2符
号を示し、第２図ｄは論理値“０”（第２図ｂ）
に等価なWAL2符号を示す。 論理値“１”の伝送によつて生じるエコーが論
理値“０”の伝送によつて生じるエコーに対し大
きさで等しく、符号で逆な場合には、互いに補数
を成す２つのデータセツトによつて生じるエコー
も互いに大きさで等しく、符号で逆であるという
事実を用いることによりメモリの大きさを減少せ
しめるか、或いはエコー長の容量を高めることが
できる。従つて、これら２つのデータセツトのう
ち一方のデータセツトのみに対するエコーレプリ
カを記憶する必要がある。 必要とする記憶容量のこの減少を達成する為
に、アドレス発生器４０を主アドレス発生器７３
と補数アドレス発生器７４とに分割する。主アド
レス発生器７３は送信機から送信されたデータか
らアドレスを発生せしめ、最も新しいデーダビツ
トがライン７５を経て補数アドレス発生器７４を
制御するのに用いられる。論理値“０”が送信す
べき最後のビツトである場合には、主アドレス発
生器７３によつて生ぜしめられるアドレスが補数
アドレス発生器７４により変化させられることな
く、ハイウエイ４２に伝達され、一方論理値
“１”が送信すべき最後のビツトである場合には、
主アドレス発生器７３により生ぜしめられるアド
レスがハイウエイ４２に供給される前に補数アド
レス発生器７４によりその補数値に変換させられ
る。これと同時に、減算器５の出力と関連して、
送信された最後のビツトの状態が、ライン７１を
経て、加算回路４７が減算器５の出力をハイウエ
イ４８上のデータに加えるかこのデータから減算
するかを制御し、ライン７２を経て、RAM４１
の出力をDAC４５に供給する前に補数とするか
どうかを決定する。補数回路７０は複数個の排他
的ORゲートを有し、各ゲートはRAM４１の出
力の各ビツトに対するものとし、排他的ORゲー
トの各々の一方の入力端子はライン７２に接続
し、他方の入力端子は各別のRAM出力端子に接
続し、排他的ORゲートの出力端子はハイウエイ
５９の各別のラインに接続する。 この手段により、必要とするメモリの大きさを
半分にしうる。更に、形成すべきエコーレプリカ
の個数も半分にしうる為、エコーキヤンセラの収
斂時間も半分となる。この場合、エコーレプリカ
は最も新しく送信されたデータビツトを表わすシ
フトレジスタ９０（第４図に示す）の出力信号の
奇関数であるという事実の為に、エコーキヤンセ
ラは最早や直流オフセツトやいかなる非直線性を
も伴なう複写を行なうことができない。しかし、
直流オフセツトやいかなる非直線性をも伴なう複
写を行ないえない、より一層複雑なトランスバー
サルフイルタ型エコーキヤンセラをも他の多くの
場合に良好に用いることができた。直流オフセツ
トや非直線性を処理することができることは望ま
しいこと明らかであるが、これらの他の多くの場
合に、このようにしうることはそれほど重要なこ
とではない。 第４図は第３図に示すアドレス発生器４０を詳
細に示す。主アドレス発生器７３は、４ビツト直
列入力−並列出力シフトレジスタ９０と、２進割
算器９１とを有する。割算器９１はライン５３に
おけるクロツク信号を４で割る為、シフトレジス
タ９０に対するクロツク信号であるライン９２に
おける信号はデータ速度で生じる。補数アドレス
発生器７４は３個の排他的ORゲート９４〜９６
を有し、ライン７５における信号が各ゲートの一
方の入力端子に供給される。シフトレジスタ９０
の他の３つの出力はゲート９４〜９６の他方の入
力端子に供給され、割算器９１の２つの出力は補
数を成さずにハイウエイ４２に直接供給される。
従つて、送信された最後のデータビツトが論理値
“１”である場合には、主アドレス発生器７３の
他の出力が補数アドレス発生器７４を構成する排
他的ORゲート９４〜９６により反転される。し
かし、送信された最後のデータビツトが論理値
“０”であると、主アドレス発生器７３の他の出
力は排他的ORゲート９４〜９６において反転さ
れない。RAMアドレスの最後の２ビツトはビツ
ト期間サンプル時間に関連するが送信されたデー
タビツトに関連しない為、これらの２ビツトは補
数とされずにハイウエイ４２に直接供給される。
従つて、所定の１つのビツト期間中の４つのサン
プリング時の各々で、エコーレプリカはある大き
さを有するも、データの内容にのみ依存するエコ
ーレプリカの正負符号はこれら４つのサンプリン
グ時中同じに保たれる。 アドレス発生器によつて発生せしめられたアド
レスの最初の３つのビツトを、送信された最後の
４つのデータビツトと関連して表に示す。
二重通信システムであつて、前記エコーキヤンセ
ラが、それぞれ１つの所定のデータセツトに対応
する複数のエコーレプリカを記憶する対応する複
数の記憶位置を有するメモリ装置と、送信データ
セツトにより決定される所定の記憶位置からエコ
ーレプリカを読出すようにするアドレス発生器
と、受信信号を受けるラインであつて、所定の記
憶位置から読出したエコーレプリカを受信信号か
ら減算する減算器に接続された当該ラインと、所
定の記憶位置に記憶されたエコーレプリカを更新
する適応装置とを具えているデジタル二重通信シ
ステムに関するものである。 この種類の通信システムは英国特許出願第
2007946A号明細書に記載されている。この英国
特許出願明細書に記載されているメモリ装置は複
数個の記憶位置を有しており、これらの記憶位置
の個数は、各データビツトに対する補正が行なわ
れる期間中に送信されたデータの可能な組合せの
個数に等しい。この英国特許出願明細書に記載さ
れているように、記憶位置の個数は４〜128個の
範囲で変えることができ、実際的な個数は64個で
ある。この場合、２相信号を用いた際にはライン
の実際の長さに対して２〜４個の２相期間を考慮
する必要があり、補正を必要とする１つの２相期
間（１周期に相当する）当りのサンプリング点の
個数は１〜８個とすることができる。 考慮すべき期間の個数をいかに増大させても、
また考慮すべき１つの期間内のサンプリング点の
個数を増大させても、これに応じてメモリ装置内
の必要とする容量を増大せしめる必要がある。 〔発明の目的〕 本発明の目的は、エコーキヤンセラの所定の実
行レベルに必要とするメモリ装置の記憶量を減少
させることにある。 〔発明の構成〕 本発明は、エコーキヤンセラを有するデジタル
二重通信システムであつて、前記エコーキヤンセ
ラが、それぞれ１つの所定のデータセツトに対応
する複数のエコーレプリカを記憶する対応する複
数の記憶位置を有するメモリ装置と、送信データ
セツトにより決定される所定の記憶位置からエコ
ーレプリカを読出すようにするアドレス発生器
と、受信信号を受けるラインであつて、所定の記
憶位置から読出したエコーレプリカを受信信号か
ら減算する減算器に接続された当該ラインと、所
定の記憶位置に記憶されたエコーレプリカを更新
する適応装置とを具えているデジタル二重通信シ
ステムにおいて、各記憶位置が２つのデータセツ
トに割当てられており、これら２つのデータセツ
トはこれらが互いに補数を成すように選択され、
前記のメモリ装置の出力は前記の減算器に供給す
る前に前記の２つのデータセツトのうちの一方の
データセツトに対して補数とし、前記のメモリ装
置内の所定の記憶位置に記憶された１つのエコー
レプリカから互いに補数を成す２つのエコーレプ
リカを発生せしめうるようにしたことを特徴とす
る。 本発明は、論理値“１”の送信により生じるエ
コーを論理値“０”の送信により生じるエコーに
対し大きさで等しく、正負符号で反対にすれば、
互いに補数を成す２つのデータセツトによつて生
じるエコーも互いに大きさで等しく、正負符号で
反対になるという事実の認識を基に成したもので
ある。従つて、２つのデータセツトのうちの一方
のデータセツトに対するエコーレプリカを記憶す
る必要があるだけである。これにより２つの利
点、すなわち、第１に、メモリ装置の必要容量が
半分になり、第２に、エコーレプリカの個数の半
分のみを形成する必要がある為に、エコーキヤン
セラの収歛時間も半分になるという利点が得られ
る。 図面につき本発明を説明をする。 第１図は、本発明通信システムに用いる送受信
装置を示し、この送受信装置は送信機１と、受信
機２と、ハイブリツド回路網３と、エコーキヤン
セラ４と、減算器５とを具えている。送信すべき
信号は、送信機１から信号路６を経てハイブリツ
ド回路網３に供給されるとともに、信号路７を経
てエコーキヤンセラの第１入力端子に供給され
る。ハイブリツド回路網３は送信すべき信号を伝
送路８に結合させるとともに、受信機２に供給さ
れる送信信号の大きさを最小にする。しかし、ハ
イブリツド回路網は送信機１と受信機２との間
を、信頼しうる二重データ伝送が達成されうる程
度に充分分離せしめない。送信すべき信号が受信
機２の入力端子に帰還される割合を更に減少せし
める為に、エコーキヤンセラ４がアナログハイブ
リツド回路網３の両端間に接続され、これにより
送信機と受信機との間の分離を許容レベルまで高
めるようにする。このことは、エコーキヤンセラ
が送信および受信信号間の相関関係を検査し、受
信信号から減算された際にこの相関関係を最小と
するような出力、すなわちエコーレプリカを生じ
るようにすることにより達成される。送信すべき
信号はライン７を経てエコーキヤンセラ４に供給
され、受信信号はライン９を経て減算器５の第１
入力端子に供給される。エコーキヤンセラ４の出
力はライン１１を経て減算器５の第２入力端子に
供給される。減算器５はエコーキヤンセラによつ
て生ぜしめられた信号を受信信号から減算し、そ
の出力がライン１０を経て受信機２に供給される
とともにライン１２を経てエコーキヤンセラ４に
供給される。 エコー自体は２部分、すなわち近端エコー
（neer−end echo）と遠端（distant）すなわちラ
インエコーとに分割しうる。近端エコーは、ハイ
ブリツド回路の平衡が悪い為に送信信号が受信機
に直接漏洩されることによるものであり、ライン
エコーは２線式回線におけるインピーダンスの不
連続性よるものである。ラインエコーの大きさは
通常近端エコーよりも著しく小さく、ラインエコ
ーの主たる重要性はこれが遅延して到達するとい
うことである。近端エコーのレベルは、送信信号
のレベルに対して−10dBとなりうる為、遠距離
接続ライン上で受信遠端信号のレベルが送信信号
レベルに対して−40dBとなりうる場合には、妨
害エコー信号は所望信号に対し30dBとなりうる。
２レベルデジタルシステムに対し30％しか許容で
きないものとすると、所望信号は妨害信号に対し
10dBとする必要がある。これによれば、またラ
インエコーをある程度許容しうるようにする為に
は、40dBから50dBまでの間でエコーを抑圧しう
るエコーキヤンセラが望ましい。 エコーキヤンセラが対処する必要のある最大エ
コー長はラインエコーによつて決まる。従つて、
可能な最大エコー長は最長の接続ラインに対する
信号の往復時間となる。しかし、ラインエコーを
必ずしもすべて相殺する必要はない。例えば、遠
距離接続ライン上での遠端装置からの反射は考慮
する必要がない。その理由は、これらの反射は所
望信号の２倍以上減衰され、従つていかなる問題
も生ぜしめない。“有効エコー長”を決定するの
に用いうる簡単な基準は、受信機に到達するライ
ンエコーであつて所望信号レベルに対し１／
10dBよりも小さいものを無視しうるようにする
ことである。更にこの点を達成する為には最長の
接続ラインの長さを知つておく必要がある。 WAL２符号を用いて96キロビツト／秒で５Km
の収容区域内の加入者に信号が到達するように通
信システムが設計されており、96KHzの周波数で
線路減衰が約8dB／Kmであるものとすると、反射
係数が0.5であつても最初の2.8Km分からのエコー
のみを有効なものとして考慮すれば足りる。周波
数が低くなればなる程、線路減衰は少なくなり、
有効エコー長は長くなる。しかし、WAL２のよ
うな符号では、低周波数ではエネルギーは極めて
小さい。従つて、３Kmの線路長に相当する約30μ
秒のエコー長を上述した通信システムに対して考
慮すれば充分である。 収歛時間とは、エコーキヤンセラが充分正確な
エコーレプリカを生ぜしめるのに要する時間であ
る。この時間は、使用するアダプテイブアルゴリ
ズム、必要とするエコー抑圧度、予期されるエコ
ーの最大長、両端から送信されるデジタル信号間
の相関関係および伝送速度を含む種々のフアクタ
に依存する。一般的には、１秒よりも少ない収歛
時間が許容しうるものである。エコーキヤンセラ
は収歛時間後でも、例えば温度変動による線路特
性のゆつくりした変化に応答し続けるようにする
必要がある。 送信機１によつて送信すべきデータは、第３図
に示すようにアドレス発生器４０にも供給され、
このアドレス発生器はハイウエイ４２を経てラン
ダムアクセスメモリ（RAM）４１のアドレス入
力端子にアドレス符号を供給する。RAM４１の
データ出力端子はハイウエイ４４を経てラツチ回
路４３の入力端子に接続されており、このラツチ
回路４３の出力はハイウエイ４８を経て加算回路
４７の第１入力端子組に供給されるとともにハイ
ウエイ４６を経て補数回路７０の入力端子に供給
される。この補数回路７０の出力はハイウエイ５
９を経てデジタル−アナログ変換器（DAC）４
５に供給される。このDAC４５の出力はライン
１１を経て減算器５の第２入力端子に供給され、
受信信号はライン９を経て減算器５の第１入力端
子に供給される。この減算器５の出力端子はライ
ン１０を経て受信機２に供給されるとともに、ラ
イン１２を経て加算回路４７の第２入力端子組に
供給される。アドレス発生器４０にはライン５３
を経てクロツク信号発生器５２の出力端子が接続
されており、またこのクロツク信号発生器５２の
出力端子はライン６３を経て遅延回路５４に接続
されている。この遅延回路の出力端子はライン５
５を経てラツチ回路４３のクロツク入力端子に接
続され且つライン５７を経て他の遅延回路５６の
入力端子に接続されている。この遅延回路５６の
出力端子はライン５８を経て減算器５の他の入力
端子に接続されている。アドレス発生器４０は、
ライン７１を経て加算回路４７の他の入力端子に
供給されるとともにライン７２を経て補数回路７
０の制御入力端子に供給される他の出力を生じ
る。 第３図に示すルツクアツプテーブル型のアダプ
テイブエコーキヤンセラの作動原理は根本的に、
生じるおそれのあるあらゆるエコーのデジタルレ
プリカを記憶し、エコーを消す必要がある場合に
これらのレプリカを用いることにある。受信され
るエコーは送信データに関連する為、この送信デ
ータを、送信された特定のビツト列に対するエコ
ーレプリカを記憶する適当な記憶位置を示すアド
レスを形成するのに用いることができる。RAM
４１の内容は減算器５において受信信号から減算
される前にデジタル−アナログ変換器（DAC）
４５によりアナログ電圧に変換される。加算回路
４７は、減算器の出力を制御信号として用いてメ
モリ内容を更新し、これによりレプリカと実際の
エコーとの間の差を最小とする自己調整能力を通
信システムに与えるものである。 第３図に示すように、アドレス発生器４０への
入力信号は送信機１のもとの入力データ列であ
る。従つてアドレス論理が可成り簡単化される。
もとの入力データ列が用いられないと、送信機に
よつて行なわれた処理の少くともいくつかを元に
戻す必要がある。しかし、この場合送信機はエコ
ー通路の一部分を構成する為、送信機を線形とす
る場合のみ良好な作動を期待しうるにすぎない。
送信機がスクランブルのようないくつかの非線形
作動を含む場合には、最良の作動を得る為にこの
送信機を非線形部分と線形部分とに分け、アドレ
ス発生器４０への入力を非線形部分の出力から取
出すようにする必要がある。 キヤンセラが対処しうる最大エコー長はアドレ
スの幅によつて決定される。96キロビツト／秒の
ビツト速度の場合、伝送線遅延を考慮するのに通
常30μ秒のエコー長で充分であるということを確
かめた。送信機と、ハイブリツド回路網（カツプ
ラ）と、このハイブリツド回路網および減算器間
に必要とするいかなるフイルタとによつて生じる
エコー長の増大は不確定なものである。その理由
はこのエコー長の増大はこれらの回路網の設計に
依存する為である。エコー長が10.4μ秒増大する
たびにアドレス幅は１ビツトだけ増大させる（従
つてメモリ寸法を倍にする）必要がある。最大エ
コー長を考慮しない場合には、これらのエコーが
完全に相殺されないばかりか、エコーレプリカの
精度にも悪影響が及ぼされる。本例の場合、約
10μ秒のエコー長の増大があるものとすると、ア
ドレス幅は４ビツトとなる。この後者の数字は、
受信信号を各データビツト期間中にＲ回サンプリ
ングする場合には、log2Rだけ増大させる必要が
ある。例えばWAL２符号の場合、ナイキストサ
ンプリング速度はビツト周波数の４倍となり、従
つてこの場合の全アドレス幅は６ビツトとなる。 平均二乗誤差を最小とするアルゴリズムは多数
有り、そのうちの数例が例えば N.A.M.Verhoeckx，H.C.van den Elgen，F.A.
M.SnijdersおよびP.J.jan.Gerwen氏著“IEEE
Transactions on Acoustics，Speech，and
Signal Processing”，Volume ASSP−27，No.
６，December1979，pp.768−781に“Degital
Echo Cancellation for Baseband Data
Transmission”と題して説明されており、その
内容を本明細書でも参考に導入する。正しいアル
ゴリズムを選択するに当つては、収歛時間および
得られる最小平均二乗誤差とハードウエアの複雑
さとの間に折衷策を講じる必要がある。図示のア
ダプテイブエコーキヤンセラの場合、符号アルゴ
リズムとして既知の最も簡単なアルゴリズムを選
択した。従つて、減算器出力の正負符号のみがア
ダプテイブ処理に用いられ、正負符号が正である
か負であるかに依存して１ビツトが関連の記憶位
置に加算されたり、この記憶位置から減算された
りする。 処理の開示時には、収歛処理がゆつくり行なわ
れる。しかし、収歛が一端達成されると、エコー
レプリカはエコー値から数DACステツプ以上ふ
らつかない。遠端送信が無い場合には、収歛はエ
コーレベルの±１ステツプまでとなる。遠端送信
がある場合には、減算器の出力端子における残留
エコーが所望信号よりもわずかに小さくなる点ま
で前のように生じる。従つて、制御信号の正負符
号は所望信号により決まり、エコー成分に関する
他の情報は抽出できない。従つてこの場合には、
通信システムは0dBの残留エコーに対する所望信
号比を与えるように収歛する。この問題に対する
解決策は固定しきい値の比較器を設けて制御信号
の正負符号を決定することではなく、しきい値を
所望信号のピーク−ピークレベル間でランダムに
シフトさせることである。この“デイザー
（dither）効果”によりエコーを所望信号よりも
充分低いレベルまで抑圧することができる。 デジタル−アナログ変換器（DAC）45のワー
ド長（すなわちビツト数）Ｗは２つの主たるフア
クタ、すなわち所望信号に対する許容残留エコー
レベルおよび必要とする最大エコー抑圧比から得
られる。ｍを整数とし、VsをDAC45のステツプ
寸法とすると、許容残留エコーレベル（ピーク
値）はｍ・Vsに等しい。又、DAC45の全信号範
囲は2Wに等しい。減算器５の入力信号がエコー
信号のみから成つているものとすると、エコーキ
ヤンセラがこのエコー信号のレプリカを再生しう
るようにするためにはこのエコー信号のピーク−
ピーク値がDAC45の全信号範囲内にある必要が
ある。従つて、エコー信号の最大許容ピーク−ピ
ーク値は2W・Vsに等しい。エコー信号が０を中
心として対称的であるものとすると、最大ピーク
値はピーク−ピーク値の半分、すなわち2W・
Vs／２となる。最大エコー抑圧比Ｙ（最大エコー
値／残留エコー値）は最大エコー値のピーク値を
残留エコー値で割ることにより得られ、 Ｙ＝2W・Vs／２／ｍ・Vs＝2W／2m となる。従つて、 Ｗ＝log22mY が得られる。符号アルゴリズムに対する残留エコ
ー分布は二項式であり、 Pn＝2aCa+n2１／2a（ｍ＝０、±１、±２、…±ａ） によつて与えられる。ここにａ＝VT／VSであり、
VTはしきい値のデイザーイングに対して用いら
れる信号のピーク値である。nδVs（δは残留エコ
ー分布の標準偏差であり、ｎは正の整数である）
よりも高い残留エコーレベルを、これらが生じる
可能性がわずかである（例えばｐ（｜ｍ｜＞4δ
１×10-6）という理由で無視しうるものとする
と、 Ｗ＝log22nδY となる。従つて最小所望信号Ｓ(k)が30Vsであり、
AGCを用いて VT＝Ｓ(k)＋δVs であるものとすると、４つの標準偏差内の残留エ
コーに対し、12ビツトDACの場合約42dBのエコ
ー抑圧或いは14ビツトDACの場合約54dBのエコ
ー抑圧が得られる。 メモリワード長はDACワード長と同じである
こと勿論である。従つて、12ビツトDACが充分
であるとすれば、必要とするRAMの大きさは12
ビツトの64ワードである。 96キロビツト／秒のWAL2符号化データに対し
ては、384KHzのクロツク周波数が必要となる。
これは送信機のクロツクと同じにすることができ
る。種々の回路のタイミングに関する主たるフア
クタは閉帰還ループを通る伝播遅延である。この
ループ中の回路が１クロツク周期（2.6μ秒）より
も少ない伝播遅延とするのに充分高速に作動する
場合には、所定のメモリ位置の読取りおよび更新
を同じクロツク期間で行なうことができ、同じア
ドレスが保持される。高速バイポーラRAM、約
1μ秒の変換時間を有するDACおよび低電力シヨ
ツトキーTTL論理回路を用いると、2μ秒よりも
少ないループ遅延が可能となる。従つて、１クロ
ツク期間内で所定のメモリ位置を読取り且つ更新
することができる。従つて、このようにしない場
合よりも極めて容易に種々の回路のタイミングを
とることができる。 高ビツト速度を用いる場合には、１クロツク期
間内で所定のメモリ位置を読取り且つ更新するこ
とができない。この場合には、双方向性の並列入
力並列出力シフトレジスタを用いて、１つのメモ
リ位置からデータを読取つた後に前のメモリ位置
をアドレス且つ更新するようにすることができ
る。クロツク周期を減少せしめるにつれて、アド
レス幅を高めることができる。 第２図はWAL2伝送符号の形態を示し、第２図
ｃは論理値“１”（第２図ａ）に等価なWAL2符
号を示し、第２図ｄは論理値“０”（第２図ｂ）
に等価なWAL2符号を示す。 論理値“１”の伝送によつて生じるエコーが論
理値“０”の伝送によつて生じるエコーに対し大
きさで等しく、符号で逆な場合には、互いに補数
を成す２つのデータセツトによつて生じるエコー
も互いに大きさで等しく、符号で逆であるという
事実を用いることによりメモリの大きさを減少せ
しめるか、或いはエコー長の容量を高めることが
できる。従つて、これら２つのデータセツトのう
ち一方のデータセツトのみに対するエコーレプリ
カを記憶する必要がある。 必要とする記憶容量のこの減少を達成する為
に、アドレス発生器４０を主アドレス発生器７３
と補数アドレス発生器７４とに分割する。主アド
レス発生器７３は送信機から送信されたデータか
らアドレスを発生せしめ、最も新しいデーダビツ
トがライン７５を経て補数アドレス発生器７４を
制御するのに用いられる。論理値“０”が送信す
べき最後のビツトである場合には、主アドレス発
生器７３によつて生ぜしめられるアドレスが補数
アドレス発生器７４により変化させられることな
く、ハイウエイ４２に伝達され、一方論理値
“１”が送信すべき最後のビツトである場合には、
主アドレス発生器７３により生ぜしめられるアド
レスがハイウエイ４２に供給される前に補数アド
レス発生器７４によりその補数値に変換させられ
る。これと同時に、減算器５の出力と関連して、
送信された最後のビツトの状態が、ライン７１を
経て、加算回路４７が減算器５の出力をハイウエ
イ４８上のデータに加えるかこのデータから減算
するかを制御し、ライン７２を経て、RAM４１
の出力をDAC４５に供給する前に補数とするか
どうかを決定する。補数回路７０は複数個の排他
的ORゲートを有し、各ゲートはRAM４１の出
力の各ビツトに対するものとし、排他的ORゲー
トの各々の一方の入力端子はライン７２に接続
し、他方の入力端子は各別のRAM出力端子に接
続し、排他的ORゲートの出力端子はハイウエイ
５９の各別のラインに接続する。 この手段により、必要とするメモリの大きさを
半分にしうる。更に、形成すべきエコーレプリカ
の個数も半分にしうる為、エコーキヤンセラの収
斂時間も半分となる。この場合、エコーレプリカ
は最も新しく送信されたデータビツトを表わすシ
フトレジスタ９０（第４図に示す）の出力信号の
奇関数であるという事実の為に、エコーキヤンセ
ラは最早や直流オフセツトやいかなる非直線性を
も伴なう複写を行なうことができない。しかし、
直流オフセツトやいかなる非直線性をも伴なう複
写を行ないえない、より一層複雑なトランスバー
サルフイルタ型エコーキヤンセラをも他の多くの
場合に良好に用いることができた。直流オフセツ
トや非直線性を処理することができることは望ま
しいこと明らかであるが、これらの他の多くの場
合に、このようにしうることはそれほど重要なこ
とではない。 第４図は第３図に示すアドレス発生器４０を詳
細に示す。主アドレス発生器７３は、４ビツト直
列入力−並列出力シフトレジスタ９０と、２進割
算器９１とを有する。割算器９１はライン５３に
おけるクロツク信号を４で割る為、シフトレジス
タ９０に対するクロツク信号であるライン９２に
おける信号はデータ速度で生じる。補数アドレス
発生器７４は３個の排他的ORゲート９４〜９６
を有し、ライン７５における信号が各ゲートの一
方の入力端子に供給される。シフトレジスタ９０
の他の３つの出力はゲート９４〜９６の他方の入
力端子に供給され、割算器９１の２つの出力は補
数を成さずにハイウエイ４２に直接供給される。
従つて、送信された最後のデータビツトが論理値
“１”である場合には、主アドレス発生器７３の
他の出力が補数アドレス発生器７４を構成する排
他的ORゲート９４〜９６により反転される。し
かし、送信された最後のデータビツトが論理値
“０”であると、主アドレス発生器７３の他の出
力は排他的ORゲート９４〜９６において反転さ
れない。RAMアドレスの最後の２ビツトはビツ
ト期間サンプル時間に関連するが送信されたデー
タビツトに関連しない為、これらの２ビツトは補
数とされずにハイウエイ４２に直接供給される。
従つて、所定の１つのビツト期間中の４つのサン
プリング時の各々で、エコーレプリカはある大き
さを有するも、データの内容にのみ依存するエコ
ーレプリカの正負符号はこれら４つのサンプリン
グ時中同じに保たれる。 アドレス発生器によつて発生せしめられたアド
レスの最初の３つのビツトを、送信された最後の
４つのデータビツトと関連して表に示す。
【表】
減算器５を第５図に詳細に示す。この減算器５
は減算器８０と、サンプル−ホールド回路８１
と、低域通過フイルタ８２と、比較器８３と、信
号発生器８４と、ラツチ回路８５と、遅延回路８
６とを有している。ライン９における受信信号と
ライン１１におけるエコーレプリカとは減算器８
０の第１および第２入力端子にそれぞれ供給さ
れ、この減算器８０はその出力端子に、受信信号
とエコーレプリカとの差に比例する信号を生ぜし
める。この減算器８０の出力はサンプル−ホール
ド回路８１に供給され、この回路８１はライン５
８におけるクロツク信号による制御の下で減算器
８０の出力をサンプリングし、このサンプリング
した信号を低域通過フイルタ８２の入力端子と、
比較器８３の第１入力端子とに供給する。低域通
過フイルタ８２の出力はライン１０を経て受信機
２に供給される。約13KHzの周波数で三角形状の
波形信号を生じる信号発生器８４はその信号を比
較器８３の第２入力端子に供給する。比較器８３
の出力端子はラツチ回路８５に接続されており、
ライン５８におけるクロツクが遅延回路８６によ
つて決定された時間だけ遅延されたものによりタ
イミングが決定されて比較器８３の出力が、ラツ
チ回路８５内に入れられる。ラツチ回路８５の出
力はライン１２を経て加算回路４７に供給され
る。 第３，４および５図に示すエコーキヤンセラは
以下のように作動する。送信機１により送信すべ
きデータはアドレス発生器４０にも供給され、
RAM４１内のワードをアドレスする。アドレス
されるワードは送信すべきデータビツトの列、こ
の場合最後の４ビツトの列に依存する。これらの
ビツトはシフトレジスタ９０に直列に読込まれ、
ラインＡ２〜Ａ４および７５に並列に読出され
る、アドレスの第５および第６ビツトは割算器
（分周器）９１からラインＡ０およびＡ１に得ら
れる。ハイウエイ４２を経てRAM４１に供給さ
れるアドレスはラインＡ０′〜Ａ４′におる補数ア
ドレス発生器７４の出力から取出され、RAM４
１はライン５３におけるクロツク信号により使用
可能化（エネイブル）される。RAM４１の出力
はハイウエイ４２を経てラツチ回路４３に供給さ
れ、RAM４１の出力がライン５５におけるクロ
ツク信号による制御の下でこのラツチ回路内に入
れられる。このラツチ回路４３の出力はハイウエ
イ４６を経てDAC４５に供給され、このDAC４
５においてラツチ回路４３の出力がアナログ信号
に変換され、このアナログ信号がライン１１を経
て減算器５に供給される。アナログ信号の正負符
号は補数回路７０を経て最上位ビツトとライン７
２における信号とによつて決定される。ラツチ回
路４３の出力はハイウエイ４８を経て加算回路４
７の入力端子の第１の組にも供給される。 DAC４５からのライン１１における信号であ
るエコープレリカは減算器８０においてライン９
における受信信号から減算される。減算器８０の
出力はサンプル−ホールド回路８１に供給され、
この回路がライン５８におけるクロツク信号によ
る制御の下で作動する。サンプル−ホールド回路
８１の出力は低域通過フイルタ８２およびライン
１０を経て受信機２に供給されるとともに比較器
８３の一方の入力端子に供給される。信号発生器
８４の出力端子は比較器８３の他方の入力端子に
接続されており、比較器８３の出力の状態が、遅
延回路８６によつて遅延されたライン５８におけ
るクロツク信号によつて決まる時間にラツチ回路
８５によつて捕捉される信号発生器８４は、前述
したように残留エコーレベルを入力信号のレベル
よりも低く減少せしめうる他の信号を生じる。ラ
ツチ回路８５の出力はライン１２を経て加算回路
４７の入力端子の第２の組に供給され、ライン７
１を経て供給される最後の送信データビツトと組
合わさつて、比較器８３の出力がラツチ回路８５
内に捕捉される瞬時にサンプル−ホールド回路８
１の出力が信号発生器８４の出力よりも大きいか
或いは小さいかに依存して、加算回路４７が、入
力端子の第１の組における数を１だけ増大させる
か或いは減少させた数に等しい出力を生じるよう
にする。上述した種々の作動のタイミングは次の
通りである。クロツクサイクルの開始時にRAM
４１がアドレスされ、出力はアドレスされたデー
タをハイウエイ４４に生ぜしめる第１遅延期間後
にラツチされる。第２遅延期間後減算器８０の出
力がサンプル−ホールド回路８１により捕捉され
る。この遅延は、DAC４５によりラツチ回路４
３の出力端子からのデジタルエコーレプリカをア
ナログ信号に変換し、且つ減算器８０を使用可能
にするのに充分なものである。比較器８３により
サンプル−ホールド回路８１および信号発生器８
４の出力を比較せしめる第３遅延後、比較器８１
の出力がラツチ回路８５により捕捉される。次に
加算回路４７がその入力端子の第１の組における
データを１だけ増大或いは減少せしめたものに等
しい出力を生じ、次にこの出力をRAM４１内に
読込む。この最後の作動は、RAM４１のアドレ
スを簡単化する為に、１アドレス期間、すなわち
クロツク発生器５２の出力の１周期分内で終了さ
れるのが好ましい。
は減算器８０と、サンプル−ホールド回路８１
と、低域通過フイルタ８２と、比較器８３と、信
号発生器８４と、ラツチ回路８５と、遅延回路８
６とを有している。ライン９における受信信号と
ライン１１におけるエコーレプリカとは減算器８
０の第１および第２入力端子にそれぞれ供給さ
れ、この減算器８０はその出力端子に、受信信号
とエコーレプリカとの差に比例する信号を生ぜし
める。この減算器８０の出力はサンプル−ホール
ド回路８１に供給され、この回路８１はライン５
８におけるクロツク信号による制御の下で減算器
８０の出力をサンプリングし、このサンプリング
した信号を低域通過フイルタ８２の入力端子と、
比較器８３の第１入力端子とに供給する。低域通
過フイルタ８２の出力はライン１０を経て受信機
２に供給される。約13KHzの周波数で三角形状の
波形信号を生じる信号発生器８４はその信号を比
較器８３の第２入力端子に供給する。比較器８３
の出力端子はラツチ回路８５に接続されており、
ライン５８におけるクロツクが遅延回路８６によ
つて決定された時間だけ遅延されたものによりタ
イミングが決定されて比較器８３の出力が、ラツ
チ回路８５内に入れられる。ラツチ回路８５の出
力はライン１２を経て加算回路４７に供給され
る。 第３，４および５図に示すエコーキヤンセラは
以下のように作動する。送信機１により送信すべ
きデータはアドレス発生器４０にも供給され、
RAM４１内のワードをアドレスする。アドレス
されるワードは送信すべきデータビツトの列、こ
の場合最後の４ビツトの列に依存する。これらの
ビツトはシフトレジスタ９０に直列に読込まれ、
ラインＡ２〜Ａ４および７５に並列に読出され
る、アドレスの第５および第６ビツトは割算器
（分周器）９１からラインＡ０およびＡ１に得ら
れる。ハイウエイ４２を経てRAM４１に供給さ
れるアドレスはラインＡ０′〜Ａ４′におる補数ア
ドレス発生器７４の出力から取出され、RAM４
１はライン５３におけるクロツク信号により使用
可能化（エネイブル）される。RAM４１の出力
はハイウエイ４２を経てラツチ回路４３に供給さ
れ、RAM４１の出力がライン５５におけるクロ
ツク信号による制御の下でこのラツチ回路内に入
れられる。このラツチ回路４３の出力はハイウエ
イ４６を経てDAC４５に供給され、このDAC４
５においてラツチ回路４３の出力がアナログ信号
に変換され、このアナログ信号がライン１１を経
て減算器５に供給される。アナログ信号の正負符
号は補数回路７０を経て最上位ビツトとライン７
２における信号とによつて決定される。ラツチ回
路４３の出力はハイウエイ４８を経て加算回路４
７の入力端子の第１の組にも供給される。 DAC４５からのライン１１における信号であ
るエコープレリカは減算器８０においてライン９
における受信信号から減算される。減算器８０の
出力はサンプル−ホールド回路８１に供給され、
この回路がライン５８におけるクロツク信号によ
る制御の下で作動する。サンプル−ホールド回路
８１の出力は低域通過フイルタ８２およびライン
１０を経て受信機２に供給されるとともに比較器
８３の一方の入力端子に供給される。信号発生器
８４の出力端子は比較器８３の他方の入力端子に
接続されており、比較器８３の出力の状態が、遅
延回路８６によつて遅延されたライン５８におけ
るクロツク信号によつて決まる時間にラツチ回路
８５によつて捕捉される信号発生器８４は、前述
したように残留エコーレベルを入力信号のレベル
よりも低く減少せしめうる他の信号を生じる。ラ
ツチ回路８５の出力はライン１２を経て加算回路
４７の入力端子の第２の組に供給され、ライン７
１を経て供給される最後の送信データビツトと組
合わさつて、比較器８３の出力がラツチ回路８５
内に捕捉される瞬時にサンプル−ホールド回路８
１の出力が信号発生器８４の出力よりも大きいか
或いは小さいかに依存して、加算回路４７が、入
力端子の第１の組における数を１だけ増大させる
か或いは減少させた数に等しい出力を生じるよう
にする。上述した種々の作動のタイミングは次の
通りである。クロツクサイクルの開始時にRAM
４１がアドレスされ、出力はアドレスされたデー
タをハイウエイ４４に生ぜしめる第１遅延期間後
にラツチされる。第２遅延期間後減算器８０の出
力がサンプル−ホールド回路８１により捕捉され
る。この遅延は、DAC４５によりラツチ回路４
３の出力端子からのデジタルエコーレプリカをア
ナログ信号に変換し、且つ減算器８０を使用可能
にするのに充分なものである。比較器８３により
サンプル−ホールド回路８１および信号発生器８
４の出力を比較せしめる第３遅延後、比較器８１
の出力がラツチ回路８５により捕捉される。次に
加算回路４７がその入力端子の第１の組における
データを１だけ増大或いは減少せしめたものに等
しい出力を生じ、次にこの出力をRAM４１内に
読込む。この最後の作動は、RAM４１のアドレ
スを簡単化する為に、１アドレス期間、すなわち
クロツク発生器５２の出力の１周期分内で終了さ
れるのが好ましい。
第１図は、本発明による通信システムに用いる
送受信装置を示すブロツク線図、第２図は、２進
値１および２進値０に相当するWAL2符号を示す
波形図、第３図は、第１図に示す送受信装置に用
いるのに適したエコーキヤンセラと、その送信機
および受信機への接続との一例を示すブロツク線
図、第４図は、第３図に示すエコーキヤンセラに
用いるアドレス発生器の一例を示す構成図、第５
図は、第３図のエコーキヤンセラに用いる減算器
の一例を示す構成図である。 １……送信機、２……受信機、３……ハイブリ
ツド回路網、４……エコーキヤンセラ、５……減
算器、８……伝送路、４０……アドレス発生器、
４１……ランダムアクセスメモリ、４３……ラツ
チ回路、４５……デジタル−アナログ変換器、４
７……加算回路、５２……クロツク信号発生器、
５４，５６……遅延回路、７０……補数回路、７
３……主アドレス発生器、７４……補数アドレス
発生器、８０……減算器、８１……サンプル−ホ
ールド回路、８２……低域通過フイルタ、８３…
…比較器、８４……信号発生器、８５……ラツチ
回路、８６……遅延回路、９０……４ビツト直列
入力−並列出力シフトレジスタ、９１……２進割
算器、９４〜９６……排他的ORゲート。
送受信装置を示すブロツク線図、第２図は、２進
値１および２進値０に相当するWAL2符号を示す
波形図、第３図は、第１図に示す送受信装置に用
いるのに適したエコーキヤンセラと、その送信機
および受信機への接続との一例を示すブロツク線
図、第４図は、第３図に示すエコーキヤンセラに
用いるアドレス発生器の一例を示す構成図、第５
図は、第３図のエコーキヤンセラに用いる減算器
の一例を示す構成図である。 １……送信機、２……受信機、３……ハイブリ
ツド回路網、４……エコーキヤンセラ、５……減
算器、８……伝送路、４０……アドレス発生器、
４１……ランダムアクセスメモリ、４３……ラツ
チ回路、４５……デジタル−アナログ変換器、４
７……加算回路、５２……クロツク信号発生器、
５４，５６……遅延回路、７０……補数回路、７
３……主アドレス発生器、７４……補数アドレス
発生器、８０……減算器、８１……サンプル−ホ
ールド回路、８２……低域通過フイルタ、８３…
…比較器、８４……信号発生器、８５……ラツチ
回路、８６……遅延回路、９０……４ビツト直列
入力−並列出力シフトレジスタ、９１……２進割
算器、９４〜９６……排他的ORゲート。
Claims (1)
- 【特許請求の範囲】 １ エコーキヤンセラを有するデジタル二重通信
システムであつて、前記エコーキヤンセラが、 それぞれ１つの所定のデータセツトに対応する
複数のエコーレプリカを記憶する対応する複数の
記憶位置を有するメモリ装置と、 送信データセツトにより決定される所定の記憶
位置からエコーレプリカを読出すようにするアド
レス発生器と、 受信信号を受けるラインであつて、所定の記憶
位置から読出したエコーレプリカを受信信号から
減算する減算器に接続された当該ラインと、 所定の記憶位置に記憶されたエコーレプリカを
更新する適応装置と を具えているデジタル二重通信システムにおい
て、 各記憶位置が２つのデータセツトに割当てられ
ており、これら２つのデータセツトはこれらが互
いに補数を成すように選択され、前記のメモリ装
置の出力は前記の減算器に供給する前に前記の２
つのデータセツトのうちの一方のデータセツトに
対して補数とし、前記のメモリ装置内の所定の記
憶位置に記憶された１つのエコーレプリカから互
いに補数を成す２つのエコーレプリカを発生せし
めうるようにしたことを特徴とするデジタル二重
通信システム。 ２ 特許請求の範囲第１項に記載のデジタル二重
通信システムにおいて、最後に送信されたビツト
の値により、メモリ装置の出力を補数にするかど
うかを決定することを特徴とするデジタル二重通
信システム。 ３ 特許請求の範囲第１項または第２項に記載の
デジタル二重通信システムにおいて、アドレス発
生器が、ｎ個のアドレスビツトを発生する主アド
レス発生器と、補数アドレス発生器とを具え、前
記のｎは、各ビツトに対する補正が行なわれる期
間中に送信されたデータビツトの個数に等しい正
の整数とし、補数アドレス発生器はｎ−１個の排
他的ORゲートを有し、主アドレス発生器からの
１つのアドレスビツトが各排他的ORゲートの第
１入力端子に供給され、主アドレス発生器からの
他のビツトが各別の排他的ORゲートの第２入力
端子に供給されるようにし、排他的ORゲートの
出力端子をアドレス発生器の出力端子としたこと
を特徴とするデジタル二重通信システム。 ４ 特許請求の範囲第３項に記載のデジタル二重
通信システムにおいて、最後に送信されたビツト
を排他的ORゲートの第１入力端子に供給するこ
とを特徴とするデジタル二重通信システム。 ５ 特許請求の範囲第１〜４項のいずれか一項に
記載のデジタル二重通信システムにおいて、メモ
リ装置の出力端子と、減算器の入力端子との間に
デジタル−アナログ変換器を設けたことを特徴と
するデジタル二重通信システム。 ６ 特許請求の範囲第１〜５項のいずれか一項に
記載のデジタル二重通信システムにおいて、減算
器の出力を比較器の一方の入力端子に供給し、三
角波形発生器の出力を比較器の他方の入力端子に
供給するようにし、比較器の出力端子を適応装置
の入力端子に接続したことを特徴とするデジタル
二重通信システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08218478A GB2123259A (en) | 1982-06-25 | 1982-06-25 | Digital duplex communication system |
| GB8218478 | 1982-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917739A JPS5917739A (ja) | 1984-01-30 |
| JPH0457136B2 true JPH0457136B2 (ja) | 1992-09-10 |
Family
ID=10531280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114993A Granted JPS5917739A (ja) | 1982-06-25 | 1983-06-25 | デジタル二重通信システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4581492A (ja) |
| EP (1) | EP0098000B1 (ja) |
| JP (1) | JPS5917739A (ja) |
| AU (1) | AU562577B2 (ja) |
| CA (1) | CA1194166A (ja) |
| DE (1) | DE3368833D1 (ja) |
| GB (1) | GB2123259A (ja) |
| NO (1) | NO832274L (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2144950A (en) * | 1983-08-10 | 1985-03-13 | Philips Electronic Associated | Data transmission system |
| GB8427165D0 (en) * | 1984-10-26 | 1984-12-05 | British Telecomm | Adaptive recognising device |
| IT1216448B (it) * | 1986-03-27 | 1990-02-28 | Sip | Perfezionamenti ai cancellatori d'eco nei sistemi di trasmissione numerica bidirezionale |
| EP0243033A1 (en) * | 1986-04-22 | 1987-10-28 | Nortel Networks Corporation | Oversampling echo canceller |
| GB8719307D0 (en) * | 1987-08-14 | 1987-09-23 | Gen Electric Co Plc | Echo canceller |
| JPH0794590B2 (ja) * | 1988-11-04 | 1995-10-11 | 住友ダウ株式会社 | 溶融滴下を防止してなる難燃性ゴム強化スチレン系樹脂組成物 |
| DE69207509T2 (de) * | 1991-08-20 | 1996-08-22 | Philips Electronics Nv | Telekommunikationssystem mit einer Leitung für digitalen Verkehr mit einer Anordnung zum Abzweigen des digitalen Duplexverkehrs, und Anordnung zur Anwendung in dem Telekommunikationssystem |
| DE19543666A1 (de) * | 1995-11-23 | 1997-05-28 | Sel Alcatel Ag | Echokompensator |
| DE19757337C1 (de) * | 1997-12-22 | 1999-06-24 | Siemens Ag | Echokompensatoranordnung |
| US6956944B1 (en) * | 1999-12-14 | 2005-10-18 | Orckit Communications, Ltd. | Method and apparatus for compensating for an echo signal component in telecommunication systems |
| US7079498B2 (en) * | 2002-06-14 | 2006-07-18 | Intel Corporation | Method, apparatus, and system for reducing memory requirements for echo cancellers |
| DE102007038458A1 (de) * | 2007-08-14 | 2009-02-19 | Tesa Ag | Verbundelement |
| US8077642B2 (en) * | 2007-12-28 | 2011-12-13 | Intel Corporation | Methods and apparatus for signal echo cancellation and transmitter calibration in full duplex systems |
| US9399125B2 (en) | 2013-02-13 | 2016-07-26 | Becton, Dickinson And Company | Needleless connector and access port disinfection cleaner and antimicrobial protection cap |
| WO2016109915A1 (en) * | 2015-01-05 | 2016-07-14 | Lattice Semiconductor Corporation | Enhanced echo cancellation in full-duplex communication |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO140648C (no) * | 1977-10-24 | 1983-03-29 | Elektrisk Bureau As | Direktiv kobler. |
| US4159527A (en) * | 1978-01-19 | 1979-06-26 | Tokyo Shibaura Electric Co., Ltd. | Wave generator |
| DE2920575C2 (de) * | 1979-05-21 | 1981-09-17 | Siemens AG, 1000 Berlin und 8000 München | Digital-Fernmeldesystem mit mindestens einem Vierdrahtleitungsabschnitt |
| IT1144154B (it) * | 1981-03-09 | 1986-10-29 | Cselt Centro Studi Lab Telecom | Sistema di trasmissione simultanea bidirezionale su linea a due conduttori per telefono numerico |
-
1982
- 1982-06-25 GB GB08218478A patent/GB2123259A/en not_active Withdrawn
-
1983
- 1983-06-15 US US06/504,547 patent/US4581492A/en not_active Expired - Lifetime
- 1983-06-20 EP EP83200899A patent/EP0098000B1/en not_active Expired
- 1983-06-20 DE DE8383200899T patent/DE3368833D1/de not_active Expired
- 1983-06-22 NO NO832274A patent/NO832274L/no unknown
- 1983-06-23 CA CA000431051A patent/CA1194166A/en not_active Expired
- 1983-06-24 AU AU16206/83A patent/AU562577B2/en not_active Ceased
- 1983-06-25 JP JP58114993A patent/JPS5917739A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2123259A (en) | 1984-01-25 |
| EP0098000A3 (en) | 1984-08-22 |
| CA1194166A (en) | 1985-09-24 |
| JPS5917739A (ja) | 1984-01-30 |
| NO832274L (no) | 1983-12-27 |
| AU1620683A (en) | 1984-01-05 |
| EP0098000A2 (en) | 1984-01-11 |
| EP0098000B1 (en) | 1986-12-30 |
| DE3368833D1 (en) | 1987-02-05 |
| US4581492A (en) | 1986-04-08 |
| AU562577B2 (en) | 1987-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4605826A (en) | Echo canceler with cascaded filter structure | |
| US4970715A (en) | Modem with improved remote echo location and cancellation | |
| US5305309A (en) | Echo canceller | |
| US3787645A (en) | Echo canceller having two echo path models | |
| US4581492A (en) | Digital duplex communication system | |
| US4007341A (en) | Echo cancelling device | |
| JPH0310255B2 (ja) | ||
| US4334128A (en) | Echo canceler for homochronous data transmission systems | |
| US4481385A (en) | Arrangement for cancelling echo signals | |
| JPH039655B2 (ja) | ||
| US4570036A (en) | Digital duplex communication system | |
| JPH0449295B2 (ja) | ||
| US4484322A (en) | Circuit arrangement for suppressing outgoing-signal noises in system for bidirectional transmission of digitized signals over two-wire line | |
| CA1238381A (en) | Multi-stage echo canceller | |
| US4755984A (en) | Echo canceller for bidirectional digital transmission | |
| JPS62159925A (ja) | エコ−除去装置 | |
| JP3419130B2 (ja) | エコーキャンセラ装置 | |
| JPS59211338A (ja) | エコ−キヤンセラ−装置 | |
| SU1467776A1 (ru) | Адаптивное дуплексное устройство дл передачи дискретной информации | |
| JPH0779290B2 (ja) | エコ−除去装置 | |
| JPH0557779B2 (ja) | ||
| AU1549988A (en) | Modem with improved remote echo location and cancellation | |
| JPS61192133A (ja) | エコ−キャンセラ− | |
| JPS6167330A (ja) | エコ−除去方法 | |
| JPS6167331A (ja) | エコ−除去装置 |