JPH0457288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0457288A JPH0457288A JP2164677A JP16467790A JPH0457288A JP H0457288 A JPH0457288 A JP H0457288A JP 2164677 A JP2164677 A JP 2164677A JP 16467790 A JP16467790 A JP 16467790A JP H0457288 A JPH0457288 A JP H0457288A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E50/30—Fuel from waste, e.g. synthetic alcohol or diesel
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置に関し、特に、メモリセルア
レイ等の内部回路とそれから読み出したデータを外部に
出力する出力回路とでそれぞれ別個の電源を有する半導
体記憶装置においてデータ出力時に発生するノイズにつ
いて対策を施した半導体記憶装置に関する。
レイ等の内部回路とそれから読み出したデータを外部に
出力する出力回路とでそれぞれ別個の電源を有する半導
体記憶装置においてデータ出力時に発生するノイズにつ
いて対策を施した半導体記憶装置に関する。
（従来の技術）
一般に、半導体記憶装置においては、チップの小型化、
高速化、高集積化等を追及して開発が進められている。
高速化、高集積化等を追及して開発が進められている。
これに伴って、近年は非常に高性能な製品が登場してい
る。高性能な製品はどノイズ対策を充分に考えて開発す
る必要がある。即ち、例えば、高速化によって動作時の
ピーク電流が増えると、電流の急激な変動により電源ノ
イズが発生する。この電源ノイズ対策の一つとして、内
部回路用と出力回路用の電源を別にし、異なる電源の電
源端子から電力を取り入れる方法か多く用いられている
。しかしながら、電源ノイズは必ずしも規則的に発生す
るわけてはない。例えば、マルチポートメモリにおいて
は、各ポートが非同期に回路動作し、不規則な周期で電
源ノイズを発生する。このように非同期的な回路動作に
よって不規則なノイズを発生させる装置においては、た
またまノイズが重なって、データ出力に誤りが生じるこ
ともある。このため、マルチポートメモリ等においては
、電源を別にするだけでは不足であり、更に別のノイズ
対策を考える必要がある。
る。高性能な製品はどノイズ対策を充分に考えて開発す
る必要がある。即ち、例えば、高速化によって動作時の
ピーク電流が増えると、電流の急激な変動により電源ノ
イズが発生する。この電源ノイズ対策の一つとして、内
部回路用と出力回路用の電源を別にし、異なる電源の電
源端子から電力を取り入れる方法か多く用いられている
。しかしながら、電源ノイズは必ずしも規則的に発生す
るわけてはない。例えば、マルチポートメモリにおいて
は、各ポートが非同期に回路動作し、不規則な周期で電
源ノイズを発生する。このように非同期的な回路動作に
よって不規則なノイズを発生させる装置においては、た
またまノイズが重なって、データ出力に誤りが生じるこ
ともある。このため、マルチポートメモリ等においては
、電源を別にするだけでは不足であり、更に別のノイズ
対策を考える必要がある。
以下に、半導体記憶装置として、電源を２組有し且つマ
ルチポートメモリのようにそれぞれのポートが非同期に
回路動作する装置を例にとってノイズが重畳して誤動作
する場合について明する。
ルチポートメモリのようにそれぞれのポートが非同期に
回路動作する装置を例にとってノイズが重畳して誤動作
する場合について明する。
第３図は、かかる従来の半導体記憶装置における特にデ
ータ出力回路部分を詳しく示す。ここには複数のポート
のうちの１つのポートに関連する部分を示している。こ
の第３図において、内部回路１０のメモリセルアレイ４
は、複数のメモリセルがほぼ行列状に配列されたもので
あり、行アドレスＡ１及び列アドレスＡ２によりデコー
ダ５を介してメモリセルが選択され、選択されたメモリ
セルの相補データＤ、 ［）が出力制御回路３に加えら
れる。出力制御回路３は、メモリセルアレイ４からのデ
ータの読み出しを行なうためのものである。出力制御回
路３は各種の構成をとることができるが、その−例を第
４図に示す。これは２つのアンド回路ＡＮＤＩ、ＩＩの
それぞれに、データＤ、［）を入力し且つイネーブル端
ＥＮＢＬからイネーブル信号を加えるようにしたもので
ある。この出力制御回路は、第１のノードと第２のノー
ド２の２つの出力ノードを有する。第１のノード１は、
出力回路２０のＮ−ｃｈ）ランジスタＴ１のゲートに接
続され、第２のノード２はＮ−ｃｈ）ランジスタＴＯの
ゲートに接続されている。トランジスタＴ１）ＴＯの接
続点をデータ出力端子Ｄ ｏｕｔとしている。半導体メ
モリセルアレイ４ならびに出力制御回路３には、内部回
路専用電源Ｐ １ （ＶｅＣｌ 、 Ｖｓｓｌ ）から
電力の供給が行なわれる。一方、トランジスタＴ１）Ｔ
Ｏには、上記内部回路専用電源Ｐ１とは別の出力専用電
源Ｐ２（Ｖｃｃ２ 、 Ｖｓｓ２ ）から電力の供給が
行なわれる。
ータ出力回路部分を詳しく示す。ここには複数のポート
のうちの１つのポートに関連する部分を示している。こ
の第３図において、内部回路１０のメモリセルアレイ４
は、複数のメモリセルがほぼ行列状に配列されたもので
あり、行アドレスＡ１及び列アドレスＡ２によりデコー
ダ５を介してメモリセルが選択され、選択されたメモリ
セルの相補データＤ、 ［）が出力制御回路３に加えら
れる。出力制御回路３は、メモリセルアレイ４からのデ
ータの読み出しを行なうためのものである。出力制御回
路３は各種の構成をとることができるが、その−例を第
４図に示す。これは２つのアンド回路ＡＮＤＩ、ＩＩの
それぞれに、データＤ、［）を入力し且つイネーブル端
ＥＮＢＬからイネーブル信号を加えるようにしたもので
ある。この出力制御回路は、第１のノードと第２のノー
ド２の２つの出力ノードを有する。第１のノード１は、
出力回路２０のＮ−ｃｈ）ランジスタＴ１のゲートに接
続され、第２のノード２はＮ−ｃｈ）ランジスタＴＯの
ゲートに接続されている。トランジスタＴ１）ＴＯの接
続点をデータ出力端子Ｄ ｏｕｔとしている。半導体メ
モリセルアレイ４ならびに出力制御回路３には、内部回
路専用電源Ｐ １ （ＶｅＣｌ 、 Ｖｓｓｌ ）から
電力の供給が行なわれる。一方、トランジスタＴ１）Ｔ
Ｏには、上記内部回路専用電源Ｐ１とは別の出力専用電
源Ｐ２（Ｖｃｃ２ 、 Ｖｓｓ２ ）から電力の供給が
行なわれる。
他のポートも、ポート毎に、上記と同様の内部回路１０
と出力回路２０を有するものとして構成される。
と出力回路２０を有するものとして構成される。
以上のような構成において、メモリセルアレイ４に格納
されているデータは、出力制御回路３を通じて読み出さ
れる。読み出されたデータは、第１のノード１）第２の
ノード２を介してトランジスタＴ１）ＴＯのゲートを制
御し、データ出力端子Ｄ ｏｕｔに出力される。
されているデータは、出力制御回路３を通じて読み出さ
れる。読み出されたデータは、第１のノード１）第２の
ノード２を介してトランジスタＴ１）ＴＯのゲートを制
御し、データ出力端子Ｄ ｏｕｔに出力される。
今、データ出力端子Ｄ ｏｕｔの出力が“１”から“０
”にフル振幅で変化する場合を考える。データ出力端子
Ｄ ｏｕｔの出力が“１”の場合には、第１０ノード１
が電源電圧Ｖｃｃｌて、第２のノード２が接地電位Ｖｓ
ｓｌである。これにより、トランジスタＴ１がオンし、
トランジスタＴＯがオフする。この状態からデータ出力
端子Ｄｏｕｔの出力を“０”にする場合には、出力制御
回路３のノード１．２のレベルが切り替わる。即ち、第
１のノ−ド１が接地電位Ｖ ｓｓｌになり、第２のノー
ド２が電源電圧Ｖ ｅｅｌになる。その結果、トランジ
スタＴ１がオフし、同時にトランジスタＴｏかオンし、
出力端子Ｄ ｏｕｔから“０”が出力される。
”にフル振幅で変化する場合を考える。データ出力端子
Ｄ ｏｕｔの出力が“１”の場合には、第１０ノード１
が電源電圧Ｖｃｃｌて、第２のノード２が接地電位Ｖｓ
ｓｌである。これにより、トランジスタＴ１がオンし、
トランジスタＴＯがオフする。この状態からデータ出力
端子Ｄｏｕｔの出力を“０”にする場合には、出力制御
回路３のノード１．２のレベルが切り替わる。即ち、第
１のノ−ド１が接地電位Ｖ ｓｓｌになり、第２のノー
ド２が電源電圧Ｖ ｅｅｌになる。その結果、トランジ
スタＴ１がオフし、同時にトランジスタＴｏかオンし、
出力端子Ｄ ｏｕｔから“０”が出力される。
（発明が解決しようとする課題）
トランジスタＴＯかオンして出力端子Ｄ ｏｕｔか“１
”から“０”に変化する時における接地電位Ｖｓｓｌ
、 Ｖｓｓ２の電位変化を、第５図の等価回路を参照し
て説明する。
”から“０”に変化する時における接地電位Ｖｓｓｌ
、 Ｖｓｓ２の電位変化を、第５図の等価回路を参照し
て説明する。
第５図かられかるように、内部回路１０は接地電位Ｖｓ
ｓｌのパッドＰａｄｌを有している。出力回路２０は、
接地電位Ｖ ｓｓ２のパッドＰａｄ２を有している。パ
ッドＰａｄ２とトランジスタＴＯとの間には配線抵抗等
の抵抗Ｒの存在が考えられる。パッドＰａｄ２と外部の
絶対的なアースとの間にはインナーリードやワイヤに起
因するインダクタンスＬが存する。さらに、出力回路２
０には外部負荷３０が接続される。この負荷３０は大き
な容量、たとえば１００ｐＦぐらいの容量を有している
と考えられる。つまり、容量ＣＬは図示の如く十分に充
電された状態となる。この後、トランジスタＴ１）ＴＯ
がオン、オフにそれぞれ切換わり、出力端Ｄｏｕｔが“
０”に変化しようとするとする。トランジスタＴＯのオ
ンにより、同図に鎖線で示す放電回路ＤＣが生成する。
ｓｌのパッドＰａｄｌを有している。出力回路２０は、
接地電位Ｖ ｓｓ２のパッドＰａｄ２を有している。パ
ッドＰａｄ２とトランジスタＴＯとの間には配線抵抗等
の抵抗Ｒの存在が考えられる。パッドＰａｄ２と外部の
絶対的なアースとの間にはインナーリードやワイヤに起
因するインダクタンスＬが存する。さらに、出力回路２
０には外部負荷３０が接続される。この負荷３０は大き
な容量、たとえば１００ｐＦぐらいの容量を有している
と考えられる。つまり、容量ＣＬは図示の如く十分に充
電された状態となる。この後、トランジスタＴ１）ＴＯ
がオン、オフにそれぞれ切換わり、出力端Ｄｏｕｔが“
０”に変化しようとするとする。トランジスタＴＯのオ
ンにより、同図に鎖線で示す放電回路ＤＣが生成する。
この放電回路ＤＣを通じて容量ＣＬ中の電荷が放電され
る。
る。
ところが、この放電回路ＤＣ中には、前述の如く、抵抗
ＲおよびインダクタンスＬが存する。このため、容量Ｃ
Ｌは逐次反対方向に充放電を繰り返すことになる。つま
り、出力端Ｄ ｏｕｔの電位は、第６図（ａ）に示すよ
うに振動する。一方、上記第３図の装置はマルチボート
メモリとして構成されている。このため、第３図に示し
たボート部分と図示されていないボート部分とかあり、
それらは互いに非同期に、つまり無関係に動作している
。
ＲおよびインダクタンスＬが存する。このため、容量Ｃ
Ｌは逐次反対方向に充放電を繰り返すことになる。つま
り、出力端Ｄ ｏｕｔの電位は、第６図（ａ）に示すよ
うに振動する。一方、上記第３図の装置はマルチボート
メモリとして構成されている。このため、第３図に示し
たボート部分と図示されていないボート部分とかあり、
それらは互いに非同期に、つまり無関係に動作している
。
例えば、内部回路で、図示しないボートに関するセンス
アンプが動作して、内部回路ノイズが著しく発生したと
する。このような場合、第６図（ｂ）に示すように、内
部回路専用電源Ｐ１の接地電位Ｖｓｓｌが浮き上がる。
アンプが動作して、内部回路ノイズが著しく発生したと
する。このような場合、第６図（ｂ）に示すように、内
部回路専用電源Ｐ１の接地電位Ｖｓｓｌが浮き上がる。
この接地電位Ｖｓｓｌの上昇と、前述の出力端Ｄｏｕｔ
の降下とが同図（ｂ）の位相関係となったとすると、一
対の接地電位Ｖｓｓｌ 、 Ｖｓｓ２間に大きな電位差
が生じる。この影響により、データ出力端子Ｄ ｏｕｔ
の電位Ｖｓｓ２が前記振動に伴って更に大きく浮き上が
る。これにより、本来は出力が０″であるべきはずの出
力が“０”とならず、“１”とみなされ、ロウレベル出
力電圧ＶＯＬ不良となってしまう。
の降下とが同図（ｂ）の位相関係となったとすると、一
対の接地電位Ｖｓｓｌ 、 Ｖｓｓ２間に大きな電位差
が生じる。この影響により、データ出力端子Ｄ ｏｕｔ
の電位Ｖｓｓ２が前記振動に伴って更に大きく浮き上が
る。これにより、本来は出力が０″であるべきはずの出
力が“０”とならず、“１”とみなされ、ロウレベル出
力電圧ＶＯＬ不良となってしまう。
本発明は、上記に鑑みてなされたもので、その目的は、
内部回路と出力回路でそれぞれ独立な別の電源を有する
装置において、効果的なノイズ対策を行ない得るように
した半導体記憶装置を得ることにある。
内部回路と出力回路でそれぞれ独立な別の電源を有する
装置において、効果的なノイズ対策を行ない得るように
した半導体記憶装置を得ることにある。
（課題を解決するための手段）
本発明の第１の半導体記憶装置は、非接地電位Ｖｃｃｌ
端と接地電位Ｖｓｓｌ端を有する内部回路専用電源と、
その内部回路専用電源から電力供給される内部回路であ
って、メモリセルアレイ中のメモリセルを入力アドレス
に基づいて選択し選択したメモリセル中のデータに応じ
て前記一対の電位Ｖｃｅ１ 、 Ｖｓｓｌの一方を出力
する第１出力端と他方を出力する第２出力端とを有する
内部回路と、非接地電位Ｖ ｃｃ２端と接地電位Ｖ ｓ
ｓ２端を有する出力専用電源と、その出力専用電源から
電力供給される出力回路であって、Ｖ ｃｃ２端とＶｓ
ｓ２端間に直列に接続された第１及び第２ス・イツチン
グ手段を有し、それらの第１及び第２スイッチング手段
の制御端子をそれぞれ前記第１及び第２出力端と接続し
、さらに外部にデータを出力するデータ出力端子につな
がる前記第１及び第２スイッチング手段の接続点と前記
第１出力端との間に第３スイッチング手段を接続し、こ
の第３スイッチング手段の制御端子を前記第２出力端に
接続したものとして構成される。
端と接地電位Ｖｓｓｌ端を有する内部回路専用電源と、
その内部回路専用電源から電力供給される内部回路であ
って、メモリセルアレイ中のメモリセルを入力アドレス
に基づいて選択し選択したメモリセル中のデータに応じ
て前記一対の電位Ｖｃｅ１ 、 Ｖｓｓｌの一方を出力
する第１出力端と他方を出力する第２出力端とを有する
内部回路と、非接地電位Ｖ ｃｃ２端と接地電位Ｖ ｓ
ｓ２端を有する出力専用電源と、その出力専用電源から
電力供給される出力回路であって、Ｖ ｃｃ２端とＶｓ
ｓ２端間に直列に接続された第１及び第２ス・イツチン
グ手段を有し、それらの第１及び第２スイッチング手段
の制御端子をそれぞれ前記第１及び第２出力端と接続し
、さらに外部にデータを出力するデータ出力端子につな
がる前記第１及び第２スイッチング手段の接続点と前記
第１出力端との間に第３スイッチング手段を接続し、こ
の第３スイッチング手段の制御端子を前記第２出力端に
接続したものとして構成される。
本発明の第２の半導体装置は、前記第１の装置において
、記憶１及び第２スイッチ手段は同一導電形チヤンネル
のスイッチ素子であり、前記第１及び第２スイッチング
手段の前記制御端子と前記第１及び第２出力端とは直接
接続されているものである。
、記憶１及び第２スイッチ手段は同一導電形チヤンネル
のスイッチ素子であり、前記第１及び第２スイッチング
手段の前記制御端子と前記第１及び第２出力端とは直接
接続されているものである。
本発明の第３の半導体装置は、前記第１の装置において
、前記第１及び第２スイッチング手段はＣ−ＭＯＳを構
成しており、前記第１及び第２スイッチング手段の前記
制御端子と前記第１及び第２出力端とはインバータを介
して及び直接接続されているものである。
、前記第１及び第２スイッチング手段はＣ−ＭＯＳを構
成しており、前記第１及び第２スイッチング手段の前記
制御端子と前記第１及び第２出力端とはインバータを介
して及び直接接続されているものである。
本発明の第４の半導体装置は、前記第１〜第３の装置に
おいて、前記内部回路は前記第１及び第２出力端の組の
複数を有し、複数の入力アドレスに基づいて互いに無関
係に前記メモリセルアレイ中のメモリセルの選択及び読
み出し動作を行うマルチポートタイプのものとして構成
されているものである。
おいて、前記内部回路は前記第１及び第２出力端の組の
複数を有し、複数の入力アドレスに基づいて互いに無関
係に前記メモリセルアレイ中のメモリセルの選択及び読
み出し動作を行うマルチポートタイプのものとして構成
されているものである。
（作 用）
内部回路に内部回路専用電源（Ｖｃｃｌ 、 Ｖｓｓｌ
）から電力が供給されている。出力回路に上記とは別
の出力専用電源（Ｖｃｃ２ 、 Ｖｓｓ２ ）から電力
が供給されている。内部回路において、出力制御回路が
メモリセルアレイ中のメモリセルを順次選んで、その中
に記憶されているデータに応じた信号を順次出力する。
）から電力が供給されている。出力回路に上記とは別
の出力専用電源（Ｖｃｃ２ 、 Ｖｓｓ２ ）から電力
が供給されている。内部回路において、出力制御回路が
メモリセルアレイ中のメモリセルを順次選んで、その中
に記憶されているデータに応じた信号を順次出力する。
即ち、例えば、先ず、あるメモリセルを選択して、第１
出力端からは電位Ｖｅｃｌの信号を出力し、第２出力端
からは電位Ｖｓｓｌの信号を出力するとする。そして、
次に、他のメモリセルを選択して、第１出力端からは電
位Ｖｓｓｌの信号を出力し、第２出力端からは電位Ｖｃ
ｃｌの信号を出力するとする。このとき、一対の接地電
位Ｖｓｓ２ 、 Ｖｓｓｌ間に電位差が生じようとする
が、第３のスイッチ手段によって一対の接地電位端間が
導通させられ、一対の電位Ｖｓｓ２ 、 Ｖｓｓｌが等
しくなる。これにより、出力回路はノイズの影響を受け
ることなく、適正にデータを出力する。
出力端からは電位Ｖｅｃｌの信号を出力し、第２出力端
からは電位Ｖｓｓｌの信号を出力するとする。そして、
次に、他のメモリセルを選択して、第１出力端からは電
位Ｖｓｓｌの信号を出力し、第２出力端からは電位Ｖｃ
ｃｌの信号を出力するとする。このとき、一対の接地電
位Ｖｓｓ２ 、 Ｖｓｓｌ間に電位差が生じようとする
が、第３のスイッチ手段によって一対の接地電位端間が
導通させられ、一対の電位Ｖｓｓ２ 、 Ｖｓｓｌが等
しくなる。これにより、出力回路はノイズの影響を受け
ることなく、適正にデータを出力する。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は、本発明の一実施例に係る半導体記憶装置の特
にデータ出力回路部分を詳しく示す。第１図において、
第３図と同一の構成要素には、第３図と同一の符号を付
している。
にデータ出力回路部分を詳しく示す。第１図において、
第３図と同一の構成要素には、第３図と同一の符号を付
している。
第１図が第３図と異なる点は、以下の通りである。即ち
、データ出力端子ＤｏｕｔにはＮ−ＣｈトランジスタＴ
２の一端（ソース）が接続されている。このトランジス
タＴ２の他端（ドレイン）には出力制御回路３の第１の
ノード１が接続され、ゲートには出力制御回路３の第２
のノード２が接続されている。
、データ出力端子ＤｏｕｔにはＮ−ＣｈトランジスタＴ
２の一端（ソース）が接続されている。このトランジス
タＴ２の他端（ドレイン）には出力制御回路３の第１の
ノード１が接続され、ゲートには出力制御回路３の第２
のノード２が接続されている。
メモリセルアレイ４ならびに出力制御回路３等には、内
部回路専用電源Ｐ１から電力の供給が行なわれる。一方
、トランジスタＴＯ１Ｔ１）Ｔ２には、別の出力専用電
源Ｐ２から電力の供給か行なわれる。
部回路専用電源Ｐ１から電力の供給が行なわれる。一方
、トランジスタＴＯ１Ｔ１）Ｔ２には、別の出力専用電
源Ｐ２から電力の供給か行なわれる。
以上のような構成において、メモリセルアレイ４に格納
されているデータは、出力制御回路３を通じて読み出さ
れる。そして、トランジスタＴ１）ＴＯのゲートが制御
され、データ出力端子Ｄ ｏｕｔに出力される。
されているデータは、出力制御回路３を通じて読み出さ
れる。そして、トランジスタＴ１）ＴＯのゲートが制御
され、データ出力端子Ｄ ｏｕｔに出力される。
さて、データ出力端子Ｄ ｏｕｔの出力が“１°から“
０”にフル振幅で変化する場合を考える。データ出力端
子Ｄｏｕｔの出力が“１”の場合には、第１のノード１
が電源電圧Ｖｃｃｌとなっており、第２のノード２が接
地電位Ｖｓｓｌとなっている。
０”にフル振幅で変化する場合を考える。データ出力端
子Ｄｏｕｔの出力が“１”の場合には、第１のノード１
が電源電圧Ｖｃｃｌとなっており、第２のノード２が接
地電位Ｖｓｓｌとなっている。
これにより、トランジスタＴ１がオンし、トランジスタ
ＴＯがオフする。この状態からデータ出力端子Ｄ ｏｕ
ｔの出力を“０”出力にしようとする場合には、出力制
御回路３が切り替わり、第１のノード１を接地電位Ｖｓ
ｓｌにすると同時に第２のノード２を電源電圧Ｖｃｃｌ
にする。その結果、トランジスタＴ１がオフし、同時に
トランジスタＴＯがオンし、出力端子Ｄ ｏｕｔから“
０“が出力される。これと同時に、トランジスタＴ２も
オンする。
ＴＯがオフする。この状態からデータ出力端子Ｄ ｏｕ
ｔの出力を“０”出力にしようとする場合には、出力制
御回路３が切り替わり、第１のノード１を接地電位Ｖｓ
ｓｌにすると同時に第２のノード２を電源電圧Ｖｃｃｌ
にする。その結果、トランジスタＴ１がオフし、同時に
トランジスタＴＯがオンし、出力端子Ｄ ｏｕｔから“
０“が出力される。これと同時に、トランジスタＴ２も
オンする。
その結果、出力制御回路３の第１のノード１とデータ出
力端子Ｄｏｕｔは同電位となる。つまり、トランジスタ
Ｔ２がオンすることにより、データ出力端子Ｄｏｕｔが
、内部回路専用電源Ｐ１の接地電位Ｖｓｓｌと同一の電
位にされる。一方、データ出力端子Ｄ ｏｕｔから“０
”出力を行なう場合に、第６図（ｃ）に示すような内部
回路専用電源Ｐ１の接地電位Ｖｓｓｌのノイズが発生し
たとする。たとえ、このノイズが出力専用電源Ｐ２のノ
イズに同期したとしても、トランジスタＴ２のオンによ
り、前記充放電動作による出力端Ｄ ｏｕｔの電位の振
動を、同図（ａ）の場合と同様に、接地電位ＶｓｓＬの
変動がない場合と同様に、接地電位Ｖｓｓｌの変動がな
い場合と同じにすることができる。即ち、出力端子Ｄ
ｏｕｔに発生するノイズを許容範囲内に抑制して、“０
′データをそのまま正しぐ読み出すことができる。
力端子Ｄｏｕｔは同電位となる。つまり、トランジスタ
Ｔ２がオンすることにより、データ出力端子Ｄｏｕｔが
、内部回路専用電源Ｐ１の接地電位Ｖｓｓｌと同一の電
位にされる。一方、データ出力端子Ｄ ｏｕｔから“０
”出力を行なう場合に、第６図（ｃ）に示すような内部
回路専用電源Ｐ１の接地電位Ｖｓｓｌのノイズが発生し
たとする。たとえ、このノイズが出力専用電源Ｐ２のノ
イズに同期したとしても、トランジスタＴ２のオンによ
り、前記充放電動作による出力端Ｄ ｏｕｔの電位の振
動を、同図（ａ）の場合と同様に、接地電位ＶｓｓＬの
変動がない場合と同様に、接地電位Ｖｓｓｌの変動がな
い場合と同じにすることができる。即ち、出力端子Ｄ
ｏｕｔに発生するノイズを許容範囲内に抑制して、“０
′データをそのまま正しぐ読み出すことができる。
第２図は、本発明の第２実施例を示す。この実施例は、
出力回路２０に、ＰチャンネルトランジスタＴ３とＮチ
ャンネルトランジスタＴ４を有するＣ−ＭＯＳ）ランジ
スタＴＩＯを用いたものである。Ｐチャネルトランジス
タＴ３のゲートには、アンド回路ＡＮＤ Ｉの出力を
インバータ１ｖを介して伝えるようにしている。
出力回路２０に、ＰチャンネルトランジスタＴ３とＮチ
ャンネルトランジスタＴ４を有するＣ−ＭＯＳ）ランジ
スタＴＩＯを用いたものである。Ｐチャネルトランジス
タＴ３のゲートには、アンド回路ＡＮＤ Ｉの出力を
インバータ１ｖを介して伝えるようにしている。
以上述べたように、本発明の実施例によれば、接地側の
電源端子を複数有する半導体チップにおいて、接地電位
Ｖ ｓｓ２と同じデータの出力時に、トランジスタＴ２
によって複数の電源の接地電位Ｖｓｓｌ 、 Ｖｓｓ
２を同電位にするようにしたので、出力ノイズを抑制し
て出力データの信頼性を高めることができる。
電源端子を複数有する半導体チップにおいて、接地電位
Ｖ ｓｓ２と同じデータの出力時に、トランジスタＴ２
によって複数の電源の接地電位Ｖｓｓｌ 、 Ｖｓｓ
２を同電位にするようにしたので、出力ノイズを抑制し
て出力データの信頼性を高めることができる。
本発明によれば、メモリセルアレイ等の内部回路に電力
を供給する内部回路専用電源と、そのメモリセルから読
み出したデータを外部に出力する出力回路に電力を供給
する出力専用電源とを別々に有する装置において、外部
へのデータ出力が出力専用電源の接地電位であるときに
、上記２つの電源の接地側電位を互いに導通させて等し
くするようにしたので、出力回路から接地電位をデータ
として出力する場合においても、ノイズの影響を受ける
ことなく、データを適正なものとして出力し、装置の信
頼性を高めることができる。
を供給する内部回路専用電源と、そのメモリセルから読
み出したデータを外部に出力する出力回路に電力を供給
する出力専用電源とを別々に有する装置において、外部
へのデータ出力が出力専用電源の接地電位であるときに
、上記２つの電源の接地側電位を互いに導通させて等し
くするようにしたので、出力回路から接地電位をデータ
として出力する場合においても、ノイズの影響を受ける
ことなく、データを適正なものとして出力し、装置の信
頼性を高めることができる。
第１図は本発明の一実施例に係る半導体記憶装置の回路
図、第２図は異種実施例の回路図、第３図は従来の半導
体記憶装置の回路図、第４図は第３図の一部の詳細回路
図、第５図は第３図の等価回路図、第６図は第３図及び
第１図の動作波形図である。 ３・・・出力制御回路、４・・・メモリセルアレイ、５
・・・デコーダ、ＡＩ 、Ａ２・・・アドレス、Ｐｌ・
・・内部回路専用電源、Ｐ２・・・出力専用電源、Ｔ４
・・Ｎ−ｃｈ）ランジスタ、Ｔ３・・・Ｐ−ｃｈ）ラン
ジスタ。
図、第２図は異種実施例の回路図、第３図は従来の半導
体記憶装置の回路図、第４図は第３図の一部の詳細回路
図、第５図は第３図の等価回路図、第６図は第３図及び
第１図の動作波形図である。 ３・・・出力制御回路、４・・・メモリセルアレイ、５
・・・デコーダ、ＡＩ 、Ａ２・・・アドレス、Ｐｌ・
・・内部回路専用電源、Ｐ２・・・出力専用電源、Ｔ４
・・Ｎ−ｃｈ）ランジスタ、Ｔ３・・・Ｐ−ｃｈ）ラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １）非接地電位Ｖｃｃ１端と接地電位Ｖｓｓ１端を有す
る内部回路専用電源と、 その内部回路専用電源から電力供給される内部回路であ
って、メモリセルアレイ中のメモリセルを入力アドレス
に基づいて選択し選択したメモリセル中のデータに応じ
て前記一対の電位Ｖｃｃ１、Ｖｓｓ１の一方を出力する
第１出力端と他方を出力する第２出力端とを有する内部
回路と、 非接地電位Ｖｃｃ２端と接地電位Ｖｓｓ２端を有する出
力専用電源と、 その出力専用電源から電力供給される出力回路であって
、Ｖｃｃ２端とＶｓｓ２端間に直列に接続された第１及
び第２スイッチング手段を有し、それらの第１及び第２
スイッチング手段の制御端子をそれぞれ前記第１及び第
２出力端と接続し、さらに外部にデータを出力するデー
タ出力端子につながる前記第１及び第２スイッチング手
段の接続点と前記第１出力端との間に第３スイッチング
手段を接続し、この第３スイッチング手段の制御端子を
前記第２出力端に接続した ことを特徴とする半導体記憶装置。 ２）前記第１及び第２スイッチ手段は同一導電形チャン
ネルのスイッチ素子であり、前記第１及び第２スイッチ
ング手段の前記制御端子と前記第１及び第２出力端とは
直接接続されている、請求項１に記載の装置。 ３）前記第１及び第２スイッチング手段はＣ−ＭＯＳを
構成しており、前記第１及び第２スイッチング手段の前
記制御端子と前記第１及び第２出力端とはインバータを
介して及び直接接続されている、請求項１に記載の装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164677A JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
| DE69121804T DE69121804T2 (de) | 1990-06-22 | 1991-06-19 | Halbleiterspeicheranordnung |
| EP91110045A EP0464468B1 (en) | 1990-06-22 | 1991-06-19 | Semiconductor memory device |
| US07/718,449 US5287306A (en) | 1990-06-22 | 1991-06-20 | Semiconductor memory device |
| KR1019910010266A KR950001128B1 (ko) | 1990-06-22 | 1991-06-21 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164677A JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457288A true JPH0457288A (ja) | 1992-02-25 |
| JPH0834060B2 JPH0834060B2 (ja) | 1996-03-29 |
Family
ID=15797747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164677A Expired - Fee Related JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287306A (ja) |
| EP (1) | EP0464468B1 (ja) |
| JP (1) | JPH0834060B2 (ja) |
| KR (1) | KR950001128B1 (ja) |
| DE (1) | DE69121804T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153389A (ja) * | 1994-02-04 | 1996-06-11 | Internatl Business Mach Corp <Ibm> | 電圧調整プレドライブ機構を含むオフチップ・ドライバ |
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59209408D1 (de) * | 1992-08-27 | 1998-08-13 | Siemens Ag | Schaltungsanordnung zum Verstärken und Halten von Daten mit verschiedenen Versorgungsspannungen |
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US7639540B2 (en) * | 2007-02-16 | 2009-12-29 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
Family Cites Families (4)
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|---|---|---|---|---|
| JPS60115092A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体記憶回路 |
| JP2573320B2 (ja) * | 1988-07-11 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| JPH0646514B2 (ja) * | 1989-10-19 | 1994-06-15 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-06-22 JP JP2164677A patent/JPH0834060B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-19 EP EP91110045A patent/EP0464468B1/en not_active Expired - Lifetime
- 1991-06-19 DE DE69121804T patent/DE69121804T2/de not_active Expired - Fee Related
- 1991-06-20 US US07/718,449 patent/US5287306A/en not_active Expired - Lifetime
- 1991-06-21 KR KR1019910010266A patent/KR950001128B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153389A (ja) * | 1994-02-04 | 1996-06-11 | Internatl Business Mach Corp <Ibm> | 電圧調整プレドライブ機構を含むオフチップ・ドライバ |
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69121804T2 (de) | 1997-02-13 |
| EP0464468A2 (en) | 1992-01-08 |
| KR920001521A (ko) | 1992-01-30 |
| DE69121804D1 (de) | 1996-10-10 |
| EP0464468A3 (en) | 1993-03-31 |
| US5287306A (en) | 1994-02-15 |
| EP0464468B1 (en) | 1996-09-04 |
| KR950001128B1 (ko) | 1995-02-11 |
| JPH0834060B2 (ja) | 1996-03-29 |
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|---|---|---|---|
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