JPH0457368A

JPH0457368A - Ａ／ｄ変換器

Info

Publication number: JPH0457368A
Application number: JP2169470A
Authority: JP
Inventors: Masashi Yonemaru; 政司米丸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-27
Filing date: 1990-06-27
Publication date: 1992-02-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、コンパレータ素子としてＭＯＳ・ＦＥＴ　
（ＭＯＳ型電界効果型トランジスタ）を使用したＡ／Ｄ
変換器に関する。

「従来の技術」Ａ／Ｄ変換器用コンパレータを構成するコンパレータ素
子として、ＭＯＳ−ＦＥＴが使用されている。

ＭＯＳ−ＦＥＴは周知のように第５図に示すような構成
を採る。

同図Ａ、Ｂにおいて、Ｓはソース（ソース領域）、Ｄは
下レイン（ドレイン領域）、Ｇはゲート（ゲート領域）
である。２０．２１．２２は夫々各領域の取り出し電極
であって、２４．２５がそのコンタクト領域である。２
６は半導体基板である。

ＭＯＳ−ＦＥＴの一般的な特徴としては、周知のように
、ソースとドレインは入れ替え可能である。これは、第
５図を見てもあきらかなように、ソースＳとドレインＤ
は同じ構造をしているからである。

ところで、実際に、ＭＯＳ−ＦＥＴの製造工程において
は、そのソース・ドレインを形成するイオン注入の工程
において、第６図のようにある角度θ（たとえば７°）
をもって注入することが、よく行われている。

このとき、同図に示すように、ソース・ドレイン領域と
ゲートとの重なり量が、Ａ側とＢ側とで違ってしまう。

図の場合であると、Ｂ側の方が領域との重なり量が多い
。

そのために、Ａ、Ｂ側どちらかをドレインＤにするかで
トランジスタの飽和電流の値が違ってしまう。その結果
、ソース・ドレインを入れ替えると、厳密にはその特性
の対称性が成立しない。

また、ＭＯＳ−ＦＥＴの寄生容量としてのソースＳ（ま
たはドレインＤ）とゲートＧとのオーバーラツプ容量も
、Ａ側と８４２ｇとでは違ってくる。

ここで、このようなトランジスタを第７図に示すような
、チョッパ型コンパレータに応用した場合を考える。

同図に示すチョッパ型コンパレータにおいて、Ｖｒｅｆ
は参照電圧、Ｖｉｎは入力電圧、Ｔ、Ｕ、Ｘはトランス
ファーゲート、Ｃは結合容量（充放電用のコンデンサ）
、Ｙはインバータである。

トランスファーゲートＴ、Ｕ、Ｘは何れも導電形の異な
る一対のＭＯＳ−ＦＥＴが並列接続されて構成されてい
る。

このチョッパ型コンパレータにおいて、クロックφがハ
イレベルのときには、結合容量Ｃに参照電圧Ｖ　ｒｅｆ
　とインバータＹの論理閾値レベルＶｔｈの差を記憶す
る。次に、クロックφがローレベルとなったとき、結合
容量Ｃの入力に入力電圧Ｖｉｎが印加されるから、イン
バータＹの入力端Ｚには、Ｖ　ｒｅｆ　とＶｉｎの差だ
け論理閾値レベルｖｔｈから変化し、Ｖｅｒｔ　とＶｉ
ｎの比較結果がインバータＹの出力に現れる。

このときに問題となるのは、トランスファーゲートＸが
オフになるとき、クロックフィールドスルーにより、イ
ンバータの入力端子Ｚにオフセット電圧が発生する。

このフィールドスルーを発生させる要因に、ゲート容量
、ゲート・ソース（またはゲート・ドレイン）間のオー
バーラツプ容量がある。

トランスファーゲートＸがオフに変わる時、これらの容
量の値の変化により、ゲートあるいはソースから電流が
流れ込むことによって、オフセットが発生するからであ
る。

［発明が解決しようとする課題］ところで、Ａ／Ｄ変換器、特に、特に並列形のＡ／Ｄ変
換器においては、多数のコンパレータを使用するが、全
てのコンパレータを同じ方向でレイアウトできれば、そ
のオフセット量に違いはなく、Ａ／Ｄ変換器としての直
線性は非常によい。

しかし、効率のよいレイアウトを考えると、全て同じ方
向に揃えるというのはあまりよくなく、通常、並列形Ａ
／Ｄ変換器の場合、第８図に示すように、多数のコンパ
レータを数列に並べて構成することになる。

第８図は４ビツト構成例を示すもので、Ｃ８〜Ｃ１５は
コンパレータで、その入力段に接続された抵抗器ＲＯ−
Ｒ１７は基準の参照電圧を得るための抵抗器である。コ
ンパレータＣ０−Ｃｌ３にはアナログ信号（入力電圧Ｖ
ｉｎ）が共通に入力する。

Ｄｏ−Ｄ１５はラッチ回路、３はエンコーダであって、
これより４ビツトのディジタル信号が出力される。

４ビツト構成とすると、効率よくレイアウトするために
は、例えば図のように８個を単位としてコンパレータ（
ＣＯ−Ｃ７）及び（Ｃ８〜Ｃ１５）を並列に配置して構
成した方がよい。

そのため、このようなＡ／Ｄ変換器では多数のコンパレ
ータを数列に配列することがしばしば行なわれる。した
がって、列によってコンパレータの方向が逆になるので
、左側に配置されたコンパレータＣｏ−Ｃ７のＭＯＳ−
ＦＥＴと、右側に配置されたコンパレータＣ８〜Ｃ１５
のＭＯＳ−ＦＥＴとは、そのソース・ドレイン方向が逆
になってしまう。

一方、このように配列する場合で、これらのコンパレー
タＣｏ−Ｃｌ３を同時に半導体基板２６上に形成すると
きには、半導体基板２６に対するイオン注入方向は同じ
向きとなる。

そのため、コンパレータによってソース・ドレインの方
向が変わると上述したような理由から、そのオーバーラ
ツプ容量やソース・ドレイン電流の値が異なってくるた
めに、左側と右側とではオフセット量に差が生じ、正確
なＡ／Ｄ変換動作を行なうときの障害となる。

このように、現在広く行われている角度を持ったイオン
注入技術により、ＭＯＳ−ＦＥＴの特性の対称性が悪く
なり、オーバーラツプ容量や飽和電流などの特性に差が
現われてしまう。

またざらに、同様の理由から、インバータＹのゲインに
も違いを生じ、問題となってくる。

これらの問題を避けるためには、全てのコンパレータに
おいて、それを構成するインバータやトランスファーゲ
ートにおける、個々のＭＯＳ−ＦＥＴのソース・ドレイ
ンの向きを揃える必要かある。

しかしながら、これは、レイアウトに関して制約を与え
てしまい、チップ面積の増大を招来するのであまり得策
な手段とは言い難い。

そこで、本発明においては、ＭＯＳ−ＦＥＴの方向性に
よる影響を少なくしたＡ／Ｄ変換器を提供するものであ
る。

「課題を解決するための手段」上述した課題を解決するため、この発明においては、並
列型Ａ／Ｄ変換器用コンバータにおいて、これに使用さ
れるトランスファーゲート用ＭＯＳ・ＦＥＴとして、並列接続される第１及び第２のＭＯＳ−ＦＥＴが使用さ
れ、これら第１及び第２のＭＯＳ−ＦＥＴは、夫々一対のゲ
ートが形成される他、これら一対のゲートを挟むように
第１〜第３のイオン注入領域が形成きれ、中央部に位置する第２のイオン注入領域が夫々共通結線
されてソース領域若しくはドレイン領域となされると共
に、第１及び第３のイオン注入領域の全てが共通結線されて
ドレイン領域若しくはソース領域となされたことを特徴
とするものである。

「作　用」第１図及び第２図に示すように、ソース・ドレインのチ
ャネル方向が互いに反対の方向を持っＭＯＳ−ＦＥＴ５
０Ａ、５０Ｂにおいて、一方のソースと、他方のドレイ
ンとを共通の領域で形成し、それをソース（あるいはド
レイン）電極とする。

また、残フた互いのソースとドレインを配線層により接
続し、ドレイン（あるいはソース）電極とする。さらに
、互いのゲートを１つとして接続し、それをゲート電極
とし、−個のＭＯＳ−ＦＥＴを形成する。

そうすると、このＭＯＳ−ＦＥＴは、互いに反対のソー
ス・ドレイン方向を持ち、また、ゲートとソースの重な
りが、小ざいものと、大きいものを持ち、方向が入れ替
わってもその重なり量の総量に変化はない。

ゲート・ドレイン間の重なりについても同様である。

これにより、このＭＯＳ−ＦＥＴにおいて、ソースとド
レインが入れ替わっても、重なり容量や、ソース・ドレ
イン電流に変化はなく、オフセット量は全てのコンパレ
ータにおいて等しくなる。

「実　施　例」続いて、この発明に係るＡ／Ｄ変換器の一例を第１図以
下を参照して詳細に説明する。

第１図は、第７図に示すようなチョッパ型コンパレータ
のトランスファーゲートＴ、Ｕ、Ｘにこの発明を適用し
た実施例を示す。

第１図は第２図に示す構成を基本構成とする。

したがって、説明の都合上この第２図をも参照して説明
する。

まず、第１図のように、並列接続される第１及び第２の
ＭＯＳ−ＦＥＴ５０Ａ、５０Ｂが使用される。

これら第１及び第２のＭＯＳ−ＦＥＴ５０Ａ。

５０Ｂは、第２図Ａ、Ｂに示すように、ゲートＧが形成
される他、このゲートＧを挟むように第１〜第３のイオ
ン注入領域５１，５２．５３が形成される。

そして、中央部に位置する第２のイオン注入領域５２が
、第１図のように夫々共通結線されてソース領域（若し
くはドレイン領域）となされると共に、第１及び第３の
イオン注入領域５１．５３の全てが共通結線されてドレ
イン領域（若しくはソース領域）となされる。

第２図Ｂのように、ゲートＧを挾んで３つのイオン注入
領域５１〜５３を形成すれば、換言するならば第２図Ａ
の実線矢印で示すように互いに反対のソース・ドレイン
方向を持つようにゲート、ソース及びドレインの各領域
を形成すると、以下のような特性を持たせることができ
る。

すなわち、このような構成とし、第２図Ｂのように同一
の方向から角度θをもってイオン注入して対応する領域
を形成すれば、ゲート・ソース間の重なり及びゲート・
ドレイン間の重なりか、何れの場合においても、小さい
ものと大きいものを持つことになる。

そして、第３図Ａ、Ｂのように、ソース・ドレインの方
向が入れ替わってもその重なり量の総量には変化はなく
、第２図Ａ、Ｂの場合と同じになる。

その結果、ソースとドレインが入れ替わったとしても、
ＭＯＳ−ＦＥＴの重なり量やソース・ドレイン電流は変
化しない。

きて、第２図において、５５ａはゲート電極、５６ａは
共通のソース電極、５７〜５９はコンタクト領域である
。

また、第１図において、Ｚは入力端、Ｃｏｕｔは比較出
力である。そして、５１ａ〜５３ａ及び５１ｂ〜５３ｂ
はイオン注入領域であって、ソースＳ若しくはドレイン
Ｄとして機能する。

５５．５６はソースＳまたはドレインＤに対する共通電
極である。

第１図構成の動作も第７図の場合と同様であって、トラ
ンスファーゲートＸに適用した場合について説明するな
らば、クロックφがハイレベルのとき、参照電圧Ｖｒｅ
ｆとインバータＹの閾値電圧ｙｔｈとの差の電圧が結合
容量Ｃに蓄積される。

そして、クロックφがローレベルになったときに、結合
容量Ｃの入力に入力電圧Ｖｉｎが印加されるから、結合
容量Ｃの出力端子Ｚは、Ｖｒｅｆ　と■ｉｎの差だけｖ
ｔｈから変化する。これが反転増幅されて比較出力Ｃｏ
ｕｔとして利用される。

このとき、トランスファーゲートｘのクロックフィール
ドスルーにより、２の電位にオフセットを発生きせる。

しかし、第１図のように構成すると、第８図のような配
列で、ソース・ドレインの方向が逆になっても、重なり
容量やドレイン電流が各列とも同じ値になるから、第８
図の左側のコンパレータＣＯ〜Ｃ７に発生するオフセッ
ト電圧と、右側のコンツマレータ０８〜Ｃ１５に発生す
るオフセット電圧とが等しくなる。

そのため、左側と右側のＡ／Ｄ変換特性（直線性）が一
致し、変換特性が改善される。

なお、多数のコンパレータでＡ／Ｄ変換器を構成する場
合の配列数は３列以上でもよい。

ざて、第７図に示すインバータＹにおいても、第８図の
ように配列した場合には、ソース・ドレインの向きが逆
になる。向きが逆になると、そのソース・ドレイン電流
の値が変わってしまうから、左右に配列されたインバー
タのゲインが相違してしまう。

このゲインの違いによっても、Ａ／Ｄ変換器の直線性誤
差に影響を及ぼす。

そこで、このインバータＹも、第２図に示したような構
成を採るＭＯＳ−ＦＥＴを２個使用して第４図に示すよ
うに構成すれば、ゲインの相違もな（なる。

同図において、５６　ａ　＋　５６　ｂはソース電極、
パ形コンパレータの構成図、第８図は並列型Ａ／６０は共通のゲート電極、６１は同じく共通のドＤ変換
器の構成図である。

レイン電極である。

「発明の効果」以上説明してきたように、本発明によれば、互いに逆の
ソース・ドレイン方向を持つＭＯＳ−ＦＥＴを１つの間
０３−ＦＥＴとして構成することにより、その製造工程
により生じるソース・ドレイン方向における重なり容量
、ソース・ドレイン電流の非対称性を互いに相殺させる
ことができる。

これによって、ＭＯＳ−ＦＥＴのレイアウトにおける方
向性の制約を減らし、効率のよいレイアウトを実現でき
る。

５０Ａ、５０Ｂ　　・　・　・ＭＯＳ−ＦＥＴ５１　ａ
〜５３ａ、　５　ｌ　ｂ〜５３ｂ・・・イオン注入領域５５ａ、５５ｂ、５６，５６ａ５６ｂ、６０．６１・・・・電極

Claims

【特許請求の範囲】

（１）並列型Ａ／Ｄ変換器用コンバータにおいて、これ
に使用されるトランスファーゲート用ＭＯＳ・ＦＥＴと
して、並列接続される第１及び第２のＭＯＳ・ＦＥＴが使用さ
れ、これら第１及び第２のＭＯＳ・ＦＥＴは、夫々一対のゲ
ートが形成される他、これら一対のゲートを挟むように
第１〜第３のイオン注入領域が形成され、中央部に位置する第２のイオン注入領域が夫々共通結線
されてソース領域若しくはドレイン領域となされると共
に、第１及び第３のイオン注入領域の全てが共通結線されて
ドレイン領域若しくはソース領域となされたことを特徴
とするＡ／Ｄ変換器。
（２）請求項１において、複数のコンパレータが複数列となるように配列されると
共に、各列とも上記第１〜第３のイオン注入領域のイオン注入
方向が同一方向に選定されてなることを特徴とするＡ／
Ｄ変換器。