JPH0457432A - クロック同期方式 - Google Patents
クロック同期方式Info
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- JPH0457432A JPH0457432A JP2168847A JP16884790A JPH0457432A JP H0457432 A JPH0457432 A JP H0457432A JP 2168847 A JP2168847 A JP 2168847A JP 16884790 A JP16884790 A JP 16884790A JP H0457432 A JPH0457432 A JP H0457432A
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- phase
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- signal
- oscillator
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- 238000001514 detection method Methods 0.000 claims abstract description 22
- 230000001360 synchronised effect Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 230000010363 phase shift Effects 0.000 claims description 5
- 238000012935 Averaging Methods 0.000 claims description 2
- 230000003252 repetitive effect Effects 0.000 abstract 2
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 206010021033 Hypomenorrhoea Diseases 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、振幅位相偏移（ＡＰＳＫ）変調を用いたディ
ジタル通信システムの受信器において、変調クロックに
同期した復調サンプルを得るためのクロック同期方式に
関する。
ジタル通信システムの受信器において、変調クロックに
同期した復調サンプルを得るためのクロック同期方式に
関する。
（従来の技術）
従来、振幅位相偏移（ＡＰＳＫ＞信号のクロック同期方
式として第２図に示されるような位相同期ループ（ＰＬ
Ｌ）が広く用いられてきた。以下にその動作を図面を参
照して簡単に説明する。図中で細線は実信号、太線は直
交信号を示す。
式として第２図に示されるような位相同期ループ（ＰＬ
Ｌ）が広く用いられてきた。以下にその動作を図面を参
照して簡単に説明する。図中で細線は実信号、太線は直
交信号を示す。
ＡＰＳＫ信号を変調クロックに同期したタイミングでサ
ンプルするなめに、Ａ／Ｄ変換器１４は、ＡＰＳＫ信号
を準同期直交復調して得られた信号を入力し、その入力
信号をサンプルクロックに基づいて変調周期毎にＮ個ず
つサンプルする。クロック位相誤差検出手段１５は、Ａ
／Ｄ変換器１４に−よりビット数、Ｑ（ｆＪは正の整数
）に量子化されたディジタル時系列信号を入力して、サ
ンプルクロックと変調クロックとの位相誤差を検出する
。
ンプルするなめに、Ａ／Ｄ変換器１４は、ＡＰＳＫ信号
を準同期直交復調して得られた信号を入力し、その入力
信号をサンプルクロックに基づいて変調周期毎にＮ個ず
つサンプルする。クロック位相誤差検出手段１５は、Ａ
／Ｄ変換器１４に−よりビット数、Ｑ（ｆＪは正の整数
）に量子化されたディジタル時系列信号を入力して、サ
ンプルクロックと変調クロックとの位相誤差を検出する
。
クロック位相誤差検出手段１５には、サンプルクロック
と抽出クロック成分との位相を比較する方法や信号点と
零交叉点のサンプルからクロック位相誤差を計算する方
法等が用いられる。ループフィルタ１６は、クロック位
相誤差検出手段１５で検出された位相誤差を平均する。
と抽出クロック成分との位相を比較する方法や信号点と
零交叉点のサンプルからクロック位相誤差を計算する方
法等が用いられる。ループフィルタ１６は、クロック位
相誤差検出手段１５で検出された位相誤差を平均する。
ディジタルＶＣ０１７は、ループフィルタ１６の出力で
位相制御され、変調クロックに同期したクロックを再生
する。これがＡ／Ｄ変換器１４のサンプルクロックとな
る。
位相制御され、変調クロックに同期したクロックを再生
する。これがＡ／Ｄ変換器１４のサンプルクロックとな
る。
（発明が解決しようとする課題）
以上が従来のクロック同期方式の概要である。
この方式は、基本的にＰＬＬを用いているから、ＰＬＬ
特有の同期問題が存在する。即ち、同期に時間がかかり
、初期サンプルの位相により同期時間が大きく異なる。
特有の同期問題が存在する。即ち、同期に時間がかかり
、初期サンプルの位相により同期時間が大きく異なる。
また、π位相ずれによるハングアップが生じる。さらに
、ループ中に存在するチャンネルフィルタ等の遅延が特
性に影響する。
、ループ中に存在するチャンネルフィルタ等の遅延が特
性に影響する。
そこで本発明の目的は、一定でかつ短い同期時間を実現
する疑似開ループ型のクロック同期方式を提供すること
にある。
する疑似開ループ型のクロック同期方式を提供すること
にある。
（課題を解決するための手段）
本発明のクロック同期方式は、振幅位相偏移（ＡＰＳＫ
）信号を変調クロックに同期したタイミングでサンプル
するクロック同期方式であって、変調クロックのほぼＮ
（Ｎは正の整数）倍の周波数のクロックを出力する発振
器と、前記ＡＰＳＫ信号を準同期直交復調して該復調信
号を前記発振器の出力クロックでサンプルするＡ／Ｄ変
換器と、該Ａ／Ｄ変換器によりビット数ｊ！（、Ｉｌは
正の整数）に量子化されたディジタル時系列信号を入力
して該ディジタル時系列信号のエンベロープを計算する
エンベロープ検出手段と、前記発振器の出力クロックを
入力して該出力クロックの１／Ｈの周波数を有し互いに
直交する正弦波でなる直交信号を出力する正弦波発生手
段と、前記エンベロープ検出手段の出力信号の位相と前
記正弦波発生手段の出力信号の位相との相関を検出する
位相相関検出手段と、該位相相関検出手段の出力を平均
するローパスフィルタと、該ローパスフィルタの出力で
ある互いに直交する信号でなる直交信号を入力してその
逆正接を計算する逆正接計算手段と、前記発振器の出力
クロックを１／Ｈ分周する分周器と。
）信号を変調クロックに同期したタイミングでサンプル
するクロック同期方式であって、変調クロックのほぼＮ
（Ｎは正の整数）倍の周波数のクロックを出力する発振
器と、前記ＡＰＳＫ信号を準同期直交復調して該復調信
号を前記発振器の出力クロックでサンプルするＡ／Ｄ変
換器と、該Ａ／Ｄ変換器によりビット数ｊ！（、Ｉｌは
正の整数）に量子化されたディジタル時系列信号を入力
して該ディジタル時系列信号のエンベロープを計算する
エンベロープ検出手段と、前記発振器の出力クロックを
入力して該出力クロックの１／Ｈの周波数を有し互いに
直交する正弦波でなる直交信号を出力する正弦波発生手
段と、前記エンベロープ検出手段の出力信号の位相と前
記正弦波発生手段の出力信号の位相との相関を検出する
位相相関検出手段と、該位相相関検出手段の出力を平均
するローパスフィルタと、該ローパスフィルタの出力で
ある互いに直交する信号でなる直交信号を入力してその
逆正接を計算する逆正接計算手段と、前記発振器の出力
クロックを１／Ｈ分周する分周器と。
該分周器の出力信号の位相と同期クロックの位相とを比
較する位相比較器と、該位相比較器の出力信号の位相と
前記逆正接計算手段の出力信号の位相との差をとる減算
器と、該減算器の出力であるクロック位相誤差にもとづ
いて出力信号である前記同期クロックの位相を前記発振
器の出力クロックの周期ステップで制御するディジタル
位相制御発振器（ＶＣＯ）と、該ディジタルｖＣＯの出
力信号に前記減算器の出力信号を加えて変調クロックに
同期したより高精度な内挿タイミングを得る加算器と、
前記Ａ／Ｄ変換器の出力を入力し前記加算器の出力タイ
ミングで内挿処理を行って変調クロックタイミングのサ
ンプルを得る内挿手段とを備える。
較する位相比較器と、該位相比較器の出力信号の位相と
前記逆正接計算手段の出力信号の位相との差をとる減算
器と、該減算器の出力であるクロック位相誤差にもとづ
いて出力信号である前記同期クロックの位相を前記発振
器の出力クロックの周期ステップで制御するディジタル
位相制御発振器（ＶＣＯ）と、該ディジタルｖＣＯの出
力信号に前記減算器の出力信号を加えて変調クロックに
同期したより高精度な内挿タイミングを得る加算器と、
前記Ａ／Ｄ変換器の出力を入力し前記加算器の出力タイ
ミングで内挿処理を行って変調クロックタイミングのサ
ンプルを得る内挿手段とを備える。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図である。図中で細線
は実信号、太線は直交換信号を示す。
は実信号、太線は直交換信号を示す。
第１図に示すクロック同期方式では、振幅位相偏移（Ａ
ＰＳＫ）信号を変調クロックに同期したタイミングでサ
ンプルするために、変調クロックに同期したクロックを
生成する。発振器１は、変調クロックのほぼＮ（Ｎは正
の整数）倍の周波数のクロックを出力する。Ａ／Ｄ変換
器２は、ＡＰＳＫ信号を準同期直交復調した信号を発振
器１の出力クロックでサンプルする。エンベロープ検出
手段３は、Ａ／Ｄ変換器２によりビット数１（１は正の
整数）に量子化されたディジタル時系列信号を入力し、
そのディジタル時系列信号のエンベロープを計算する。
ＰＳＫ）信号を変調クロックに同期したタイミングでサ
ンプルするために、変調クロックに同期したクロックを
生成する。発振器１は、変調クロックのほぼＮ（Ｎは正
の整数）倍の周波数のクロックを出力する。Ａ／Ｄ変換
器２は、ＡＰＳＫ信号を準同期直交復調した信号を発振
器１の出力クロックでサンプルする。エンベロープ検出
手段３は、Ａ／Ｄ変換器２によりビット数１（１は正の
整数）に量子化されたディジタル時系列信号を入力し、
そのディジタル時系列信号のエンベロープを計算する。
正弦波発生手段４は、発振器１の出力クロックの１／Ｈ
の周波数を有し互いに直交する正弦波でなる直交信号を
出力する。正弦波発生手段４は、発振器１の出力クロッ
クを計数するカウンタと、そのカウンタの出力をアドレ
スとしてアクセスされ、あらかじめ正弦波の値を書き込
んであるＲＯＭテーブルとで容易に実現できる。位相相
関検出手段５は、エンベロープ検出手段３の出力信号の
位相と正弦波発生手段４の出力信号の位相との相関を検
出する。ここで、発振器１の出力クロックの周波数をｆ
、、明期をＴ。
の周波数を有し互いに直交する正弦波でなる直交信号を
出力する。正弦波発生手段４は、発振器１の出力クロッ
クを計数するカウンタと、そのカウンタの出力をアドレ
スとしてアクセスされ、あらかじめ正弦波の値を書き込
んであるＲＯＭテーブルとで容易に実現できる。位相相
関検出手段５は、エンベロープ検出手段３の出力信号の
位相と正弦波発生手段４の出力信号の位相との相関を検
出する。ここで、発振器１の出力クロックの周波数をｆ
、、明期をＴ。
（−１／ｆ、とじ、エンベロープ検出手￥９．３の出力
をｘ（、Ｔ、）とおくと、位相相関検出手段５の出力Ｙ
（、’ｒ’、 ）は、 Ｙ（。Ｔ、 ）＝Ｘ ＜ｎＴ、 ）ｅｘａ ４−ｊ ２
π（ｆ、、／Ｎ）、Ｔ、） （ｎ＝０．１，２．・・・） と示される。ローパスフィルタ６は、位相相関検出手段
５の出力を平均する。逆正接計算手段７は、ローパスフ
ィルタ６の出力である直交信号を入力して、その逆正接
を計算し、変調クロックと周波数ｆ、の正弦波との位相
差を出力する。一方、分周器８は、発振器１の出力クロ
ックを１／Ｈ分周する。位相比較器９は、分周器８の出
力信号の位相と同期クロックの位相とを比較する。分周
器８の出力クロックとディジタルＶＣＯＩＩの出力であ
る同期クロックの原クロックは、共に発振器１の出力ク
ロックであるから、位相比較器９の出力信号の位相は２
π／Ｎの整数倍となる。減算器１０は、位相比較器９の
出力信号の位相と逆正接計算手段７の出力信号の位相と
の差を計算する。
をｘ（、Ｔ、）とおくと、位相相関検出手段５の出力Ｙ
（、’ｒ’、 ）は、 Ｙ（。Ｔ、 ）＝Ｘ ＜ｎＴ、 ）ｅｘａ ４−ｊ ２
π（ｆ、、／Ｎ）、Ｔ、） （ｎ＝０．１，２．・・・） と示される。ローパスフィルタ６は、位相相関検出手段
５の出力を平均する。逆正接計算手段７は、ローパスフ
ィルタ６の出力である直交信号を入力して、その逆正接
を計算し、変調クロックと周波数ｆ、の正弦波との位相
差を出力する。一方、分周器８は、発振器１の出力クロ
ックを１／Ｈ分周する。位相比較器９は、分周器８の出
力信号の位相と同期クロックの位相とを比較する。分周
器８の出力クロックとディジタルＶＣＯＩＩの出力であ
る同期クロックの原クロックは、共に発振器１の出力ク
ロックであるから、位相比較器９の出力信号の位相は２
π／Ｎの整数倍となる。減算器１０は、位相比較器９の
出力信号の位相と逆正接計算手段７の出力信号の位相と
の差を計算する。
ディジタルＶＣＯＩＩは、減算器１０の出力であるクロ
ック位相誤差に基づき、出力する同期クロックの位相を
発振器１の出力クロックの周期ステップで制御する。加
算器１２は、ディジタルＶＣＯＩＩの出力信号に減算器
１０の出力信号を加え、変調クロックに同期したより高
度な内挿タイミングを得る。内挿手段１３は、Ａ／Ｄ変
換器２の出力サンプルの中から、加算器１２の出力タイ
ミング近傍の数サンプルを用いて内挿処理を行い、変調
クロックタイミングのサンプルを得る。
ック位相誤差に基づき、出力する同期クロックの位相を
発振器１の出力クロックの周期ステップで制御する。加
算器１２は、ディジタルＶＣＯＩＩの出力信号に減算器
１０の出力信号を加え、変調クロックに同期したより高
度な内挿タイミングを得る。内挿手段１３は、Ａ／Ｄ変
換器２の出力サンプルの中から、加算器１２の出力タイ
ミング近傍の数サンプルを用いて内挿処理を行い、変調
クロックタイミングのサンプルを得る。
第１図において、エンベロープ検出手段３、正弦波発生
手段４、位相相関検出手段５、ローパスフィルタ６及び
逆正接計算手段７で構成される前半部では、開ルーズに
よって変調クロックの位相の推定を行っている。一般に
、送受信器での変調クロックの周波数のすれは非常に小
さいから、短パケツト通信システム等では、初期同期時
に一度だけ以上のような方法で変調クロックの位相を推
定し、全パケット区間にわたり推定した変調クロックの
位相を用いてデータの判定を行う方式がとれる。しかし
、連続信号を扱う通信システムでは、送受信器での変調
クロックの周波数のずれにより、ゆっくりとしたクロッ
ク位相の変動が生じるから、それに対処する必要がある
。そこで、本発明では、位相比較器９、減算器１０及び
ディジタル■Ｃ０１１からなるＰ Ｌ Ｌ、を付加して
、クロック位相変動への追従を行っている。ただし、こ
のＰ Ｌ Ｌは利得が高いために、その雑音帯域幅がロ
ーパスフィルタ６の帯域幅と比べて十分に広い、従って
、再生クロックのＳＮ比は、ローパスフィルタ６の帯域
幅のみに依存し、系全体としては等測的に開ループとみ
なすことができる。
手段４、位相相関検出手段５、ローパスフィルタ６及び
逆正接計算手段７で構成される前半部では、開ルーズに
よって変調クロックの位相の推定を行っている。一般に
、送受信器での変調クロックの周波数のすれは非常に小
さいから、短パケツト通信システム等では、初期同期時
に一度だけ以上のような方法で変調クロックの位相を推
定し、全パケット区間にわたり推定した変調クロックの
位相を用いてデータの判定を行う方式がとれる。しかし
、連続信号を扱う通信システムでは、送受信器での変調
クロックの周波数のずれにより、ゆっくりとしたクロッ
ク位相の変動が生じるから、それに対処する必要がある
。そこで、本発明では、位相比較器９、減算器１０及び
ディジタル■Ｃ０１１からなるＰ Ｌ Ｌ、を付加して
、クロック位相変動への追従を行っている。ただし、こ
のＰ Ｌ Ｌは利得が高いために、その雑音帯域幅がロ
ーパスフィルタ６の帯域幅と比べて十分に広い、従って
、再生クロックのＳＮ比は、ローパスフィルタ６の帯域
幅のみに依存し、系全体としては等測的に開ループとみ
なすことができる。
本発明では、入力信号をＡ／Ｄ変換するクロックと内挿
サンプルを出力するクロックとが、非同期であるから、
非同期接続が必要となる。第１図において、Ａ／Ｄ変換
器２、エンベロープ検出手段３、正弦波発生手段４、位
相相関検出手段５及びローパスフィルタ６は、発振器１
の出力クロックの周期Ｔ、で繰り返し処理を行っており
、逆正接計算手段７、位相比較器９、減算器１０１．デ
ィジタルＶＣＯＩＩ、加算器１２及び内挿手段１３は、
ディジタルＶＣＯＩＩの出力である同期クロックの周期
Ｔ。で繰り返し処理を行っている。ここでローパスフィ
ルタ６と逆正接計算手段７との間で非同期接続がなされ
るが、周期Ｔ、は周期Ｔ、の整数倍であるから問題とは
ならない。
サンプルを出力するクロックとが、非同期であるから、
非同期接続が必要となる。第１図において、Ａ／Ｄ変換
器２、エンベロープ検出手段３、正弦波発生手段４、位
相相関検出手段５及びローパスフィルタ６は、発振器１
の出力クロックの周期Ｔ、で繰り返し処理を行っており
、逆正接計算手段７、位相比較器９、減算器１０１．デ
ィジタルＶＣＯＩＩ、加算器１２及び内挿手段１３は、
ディジタルＶＣＯＩＩの出力である同期クロックの周期
Ｔ。で繰り返し処理を行っている。ここでローパスフィ
ルタ６と逆正接計算手段７との間で非同期接続がなされ
るが、周期Ｔ、は周期Ｔ、の整数倍であるから問題とは
ならない。
（発明の効果）
以上に説明１．たように本発明では、クロック位相推定
器と広帯域ＰＬＬを組み合わせた疑似開ループ型のクロ
ック同期方式を採用することにより、一定でかつ短い同
期時間を実現でき、クロック周波数誤差に対しても連続
的な位相追従が可能となる。また、変調クロックタイミ
ングのサンプルを内挿処理によって求めているから、変
調周期当りのサンプル数を下げることができる。さらに
、全ディジタル的であるから、無調整かっＩＣ化が容易
でディジタル信号処理プロセッサ（ＤＳＰ）を用いたソ
フトウェア処理も行える等の効果が期待できる。
器と広帯域ＰＬＬを組み合わせた疑似開ループ型のクロ
ック同期方式を採用することにより、一定でかつ短い同
期時間を実現でき、クロック周波数誤差に対しても連続
的な位相追従が可能となる。また、変調クロックタイミ
ングのサンプルを内挿処理によって求めているから、変
調周期当りのサンプル数を下げることができる。さらに
、全ディジタル的であるから、無調整かっＩＣ化が容易
でディジタル信号処理プロセッサ（ＤＳＰ）を用いたソ
フトウェア処理も行える等の効果が期待できる。
第１図は本発明の一実施例を示す図、第２図は従来のク
ロック同期方式を示す図である。 １・・・発振器、２．１４・・・Ａ／Ｄ変換器、３・・
・エンベロープ検出手段、４・・・正弦波発生手段、５
・・・位相相関検出手段、６・・・ローパスフィルタ、
７・・・逆正接計算手段、８・・・分周器、９・・・位
相比較器、１０・・・減算器、１１．１７・・・ディジ
タルｖＣＯ５１２・・・加算器、１３・・・内挿手段、
１５・・・クロック位相誤差検出手段、１６・・・ルー
プフィルタ。
ロック同期方式を示す図である。 １・・・発振器、２．１４・・・Ａ／Ｄ変換器、３・・
・エンベロープ検出手段、４・・・正弦波発生手段、５
・・・位相相関検出手段、６・・・ローパスフィルタ、
７・・・逆正接計算手段、８・・・分周器、９・・・位
相比較器、１０・・・減算器、１１．１７・・・ディジ
タルｖＣＯ５１２・・・加算器、１３・・・内挿手段、
１５・・・クロック位相誤差検出手段、１６・・・ルー
プフィルタ。
Claims (1)
- 振幅位相偏移信号を変調クロックに同期したタイミング
でサンプルするクロック同期方式において、変調クロッ
クのほぼＮ（Ｎは正の整数）倍の周波数のクロックを出
力する発振器と、前記振幅位相偏移信号を準同期直交復
調して該復調信号を前記発振器の出力クロックでサンプ
ルするＡ／Ｄ変換器と、該Ａ／Ｄ変換器によりビット数
ｌ（ｌは正の整数）に量子化されたディジタル時系列信
号を入力して該ディジタル時系列信号のエンベロープを
計算するエンベロープ検出手段と、前記発振器の出力ク
ロックを入力して該出力クロックの１／Ｎの周波数を有
し互いに直交する正弦波でなる直交信号を出力する正弦
波発生手段と、前記エンベロープ検出手段の出力信号の
位相と前記正弦波発生手段の出力信号の位相との相関を
検出する位相相関検出手段と、該位相相関検出手段の出
力を平均するローパスフィルタと、該ローパスフィルタ
の出力である互いに直交する信号でなる直交信号を入力
してその逆正接を計算する逆正接計算手段と、前記発振
器の出力クロックを１／Ｎ分周する分周器と、該分周器
の出力信号の位相と同期クロックの位相とを比較する位
相比較器と、該位相比較器の出力信号の位相と前記逆正
接計算手段の出力信号の位相との差をとる減算器と、該
減算器の出力であるクロック位相誤差にもとづいて出力
信号である前記同期クロックの位相を前記発振器の出力
クロックの周期ステップで制御するディジタル位相制御
発振器と、該ディジタル位相制御発振器の出力信号に前
記減算器の出力信号を加えて変調クロックに同期したよ
り高精度な内挿タイミングを得る加算器と、前記Ａ／Ｄ
変換器の出力を入力し前記加算器の出力タイミングで内
挿処理を行って変調クロックタイミングのサンプルを得
る内挿手段とを備えることを特徴とするクロック同期方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168847A JPH0720144B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
| CA002045338A CA2045338C (en) | 1990-06-26 | 1991-06-25 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| US07/720,929 US5235622A (en) | 1990-06-26 | 1991-06-25 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| AU79343/91A AU643296B2 (en) | 1990-06-26 | 1991-06-26 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| GB9113742A GB2246036B (en) | 1990-06-26 | 1991-06-26 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168847A JPH0720144B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457432A true JPH0457432A (ja) | 1992-02-25 |
| JPH0720144B2 JPH0720144B2 (ja) | 1995-03-06 |
Family
ID=15875643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168847A Expired - Fee Related JPH0720144B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720144B2 (ja) |
-
1990
- 1990-06-26 JP JP2168847A patent/JPH0720144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720144B2 (ja) | 1995-03-06 |
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