JPH0457546A - 速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は速度変換回路に関し、特にディジタル通信に用
いる速度変換回路に属する。

〔従来の技術〕

従来技術について図面を参照して説明する。

第３図は従来の速度変換回路の一例のブロック図、第４
図は第３図に示す従来例のタイミングチャートである。

説明の為、本実施例は４ビツトメモリ（Ｍ４〉をもち、
１フレームに挿入する付加ビット数は５ビツトに１ビツ
トである、即ち、１フレーム５ビツト構成であるとする
。なお、１フレームのビット数をＮと表現する。本従来
例ではＮ＝５である。

第３図において、入力信号１０１はメモリ１〜メモリ４
に入力され、入力クロック信号１１８を入力して書き込
みクロック発生回路５により発生する書き込みクロック
１０６〜１０９により順次メモリ１〜メモリ４に書き込
まれて行く。読み出しは電圧制御発振回路８の発振器出
力１１５を入力して読み出しクロック発生回路６により
発生する読み出しクロック１１０〜１１３により行なわ
れ、メモリ１〜メモリ４の各々の出力１０２〜１０５は
多重回路１０／Ｘ入力される。多重回路１０では、入力
された出力１０２〜１０５を多重化して、１列のデータ
信号として出力信号１１７を出力する。

位相比較回路７はメモリ１の書き込みクロック１０６と
メモリ１の読み出しクロック１１０の位相を比較し、位
相差に応じた制御信号１１４を電圧制御発振回路８へ出
力し、発振器出力１１５の位相を制御する。多重制御回
路９は読み出しクロック発生回路６への発振器出力１１
５を禁止して読み出し停止を制御する制御信号１１６を
出力する。この読み出し停止により、多重回路１０は入
力信号１０１の４ビツトに付加ビットが１ビット多重さ
れた構成の出力信号１１７を出力する。

〔発明が解決しようとする課題〕

上述した従来の速度変換回路はメモリ数４個に対しであ
る特定の１つのメモリについての書き込みクロックと読
み出しクロックとの位相関係しか位相比較していない。

この為、上述の様にメモリ数Ｍ、１フレームのビット数
Ｎに対して（Ｎ１）／Ｍ＝ｋ（ｋは自然数）の関係を満
足する場合においては、第４図を示すごと〈従来構成で
は、書き込みクロック１０６に対して位相比較を行なう
信号である読み比しクロック１１０には１１０−ａ〜１
１０−ｄのごとく４種類の位相が存在し、いずれの位相
関係でも同期することになる、即ち、４種類の位相同期
確立状態がある。出力データ１１７は４種類の出力位相
値１１７−ａ〜１１７−ｄをとる（書き込みクロック１
０６と読み出しクロック１１０−ａで位相比較を行った
場合には出力データは１１７−ａとなる）。従い、電源
のオン／オフ、パネルの交換等により位相同期関係の位
相不確定から速度変換回路におけるデータ遅延量が変化
する。そのため、本従来例を無瞬断切替システムに採用
した場合、現用回線または予備回線のメンテナンス後無
瞬断回線切替か不可能になるという欠点がある。

〔課題を解決するための手段〕

本発明の速度変換回路は、従属同期システムにおける入
力伝送信号を一時記憶するＭビットメモリ回路（Ｍは自
然数）と、このＭビットメモリ回路に前記入力伝送信号
を書き込むＭ種類の位相を発生させる書き込みクロック
発生回路と、前記Ｍビットメモリ回路に書き込まれたデ
ータを読み出すＭ種類の位相を発生させる読み出しクロ
ック発生回路と、前記Ｍビットメモリ回路から読み出し
た信号を多重化する多重回路と、前記書き込みクロック
発生回路より発生するＭ種類の位相の書き込みクロック
と前記読み出しクロック発生回路より発生するＭ種類の
位相の読み出しクロックとを各々位相比較するＭ個の位
相比較回路と、これらＭ個の位相比較回路の出力を平均
化する論理演算回路と、この論理演算回路の出力信号に
より発振周波数を制御する電圧制御発振回路と、この電
圧制御発振回路の出力信号か前記読み出しクロック発生
回路に入力するのを制御して１フレーム当りＢビット（
Ｂは自然数）の読み出し停止を制御する多重化制御手段
とを備えている。

前記多重化制御手段は、前記電圧制御発振回路の出力信
号の周期の（Ｍ＋Ｂ）倍の周期で前記電圧制御発振回路
の出力信号の周期のＢ倍の長さの禁止信号を出力する多
重制御回路と、前記電圧制御発振回路の出力信号が前記
読み出しタロツク発生回路に入力するのを前記禁止信号
により禁止するゲート回路とを有して構成されていても
よい。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例のタイムチャートである。本実施例の入
力信号および入力信号のフレーム構成は第３図に示す従
来例におけるそれらと同じであるとする。

第１図の実施例において、入力クロック信号１１８は書
き込みクロック発生口１ｉ５に入力され、ここで発生す
る書き込みクロック１０６〜１０８により入力信号１０
１はメモリ１〜メモリ４へ順次書き込まれる。また書き
込みクロック１０６〜１０８は位相比較回Ｆ！＠７．１
１〜１２へ各々入力される。位相比較回路７．１１〜１
２のもう一方の入力は読み出しクロック発生回路６より
発生する読み出しクロック１１０〜１１３となっている
。位相比較回路７，１１〜１３より出力されれ出力信号
１２０〜１２３は論理演算回路１４により平均化され、
演算結果は電圧制御発振回路８を制御する制御信号１２
７となる。

電圧制御発振回路８は多重制御回路９へ接続され、ここ
で発生する制御信号１１６と、電圧制御発振回路８の発
振器出力１１５とをＡＮＤ回路１５で演算し、読み出し
クロック発生回路６へ制御クロック信号１１９を出力す
る。多重回路１０はメモリ１〜４のデータを読み出しク
ロック１１０〜１１３によって読み出したデータ１０２
〜１０５を入力し、フレーム構成に従い出力信号１１７
として出力する。

この時、第２図に示すごとく、メモリ１〜４への書き込
みクロック１０６〜１０９と読み出しクロック１１０〜
１１３とを各々独立に位相比較回路７，１１〜１３で位
相比較し、その位相比較結果１２０〜１２３を論理演算
回路１４により平均化し、その出力信号１２４により電
圧制御発振回路８を制御する。その結果、書き込みクロ
ック１０６と読み出しクロック１１０との間の位相関係
はメモリ１のデータに対して常に一定状態で位相同期が
確立する。

〔発明の効果〕

以上説明したように本発明は、−時記憶メモリ数と同数
の、即ち、書き込みクロックと読み出しタロツクの全て
の位相に対しての位相比較回路をもつことにより、速度
変換回路における遅延量を常に一定に保つ効果がある。

論理演算回路、１５・・・ＡＮＤ回路。

Claims (1)

1. 【特許請求の範囲】 １、従属同期システムにおける入力伝送信号を一時記憶
   するＭビットメモリ回路（Ｍは自然数）と、このＭビッ
   トメモリ回路に前記入力伝送信号を書き込むＭ種類の位
   相を発生させる書き込みクロック発生回路と、前記Ｍビ
   ットメモリ回路に書き込まれたデータを読み出すＭ種類
   の位相を発生させる読み出しクロック発生回路と、前記
   Ｍビットメモリ回路から読み出した信号を多重化する多
   重回路と、前記書き込みクロック発生回路より発生する
   Ｍ種類の位相の書き込みクロックと前記読み出しクロッ
   ク発生回路より発生するＭ種類の位相の読み出しクロッ
   クとを各々位相比較するＭ個の位相比較回路と、これら
   Ｍ個の位相比較回路の出力を平均化する論理演算回路と
   、この論理演算回路の出力信号により発振周波数を制御
   する電圧制御発振回路と、この電圧制御発振回路の出力
   信号が前記読み出しクロック発生回路に入力するのを制
   御して１フレーム当りＢビット（Ｂは自然数）の読み出
   し停止を制御する多重化制御手段とを備えたことを特徴
   とする速度変換回路。 ２、前記多重化制御手段は、前記電圧制御発振回路の出
   力信号の周期の（Ｍ＋Ｂ）倍の周期で前記電圧制御発振
   回路の出力信号の周期のＢ倍の長さの禁止信号を出力す
   る多重制御回路と、前記電圧制御発振回路の出力信号が
   前記読み出しクロック発生回路に入力するのを前記禁止
   信号により禁止するゲート回路とを有することを特徴と
   する請求項１記載の速度変換回路。