JPH04286232A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH04286232A JPH04286232A JP3075650A JP7565091A JPH04286232A JP H04286232 A JPH04286232 A JP H04286232A JP 3075650 A JP3075650 A JP 3075650A JP 7565091 A JP7565091 A JP 7565091A JP H04286232 A JPH04286232 A JP H04286232A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- frequency divider
- controlled oscillator
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、位相ロックループ構成
のフリップフロップ形位相比較器に利用する。特に、デ
ータ分離化における速度変換回路用位相比較検出回路に
関する。
のフリップフロップ形位相比較器に利用する。特に、デ
ータ分離化における速度変換回路用位相比較検出回路に
関する。
【０００２】
【従来の技術】従来の速度変換回路は、図３に示すよう
に、入力データを一時記憶させる一時記憶回路１と、位
相比較検出回路２０と、電圧制御発振器３を備え、ここ
で位相比較検出回路２０は、データ多重化により周波数
が高くなっているデータクロックを１クロック削除する
クロック制御回路２１と、一時記憶回路１に書き込むた
めの書き込みクロックとしての一時記憶回路１の段数分
の書き込みクロック分周器２２と、一時記憶回路１に書
き込まれたデータを読み出すための読み出しクロック分
周器２３と、書き込みクロック分周器２２で分周された
クロックと読み出しクロック分周器２３で分周されたク
ロックとの位相を比較検出する位相比較器２４とを備え
、電圧制御発振器３はこの位相比較器２４の出力を自動
位相制御電圧として用いる。この電圧制御発振器３の出
力を読み出しクロックとしてループを構成している。位
相比較器２４は、書き込みクロック分周器２２および読
み出しクロック分周器２３の出力の一ケ所の分周クロッ
クの位相のみを比較し、位相ロックループの自動位相制
御電圧として電圧制御発振器３に与えている。
に、入力データを一時記憶させる一時記憶回路１と、位
相比較検出回路２０と、電圧制御発振器３を備え、ここ
で位相比較検出回路２０は、データ多重化により周波数
が高くなっているデータクロックを１クロック削除する
クロック制御回路２１と、一時記憶回路１に書き込むた
めの書き込みクロックとしての一時記憶回路１の段数分
の書き込みクロック分周器２２と、一時記憶回路１に書
き込まれたデータを読み出すための読み出しクロック分
周器２３と、書き込みクロック分周器２２で分周された
クロックと読み出しクロック分周器２３で分周されたク
ロックとの位相を比較検出する位相比較器２４とを備え
、電圧制御発振器３はこの位相比較器２４の出力を自動
位相制御電圧として用いる。この電圧制御発振器３の出
力を読み出しクロックとしてループを構成している。位
相比較器２４は、書き込みクロック分周器２２および読
み出しクロック分周器２３の出力の一ケ所の分周クロッ
クの位相のみを比較し、位相ロックループの自動位相制
御電圧として電圧制御発振器３に与えている。
【０００３】
【発明が解決しようとする課題】このように、位相比較
器出力を自動位相制御電圧として電圧制御発振器を発振
させ、その発振クロックを一時記憶回路のデータ読み出
しクロックとして使用した位相ロックループ構成をとる
と、位相比較をしている比較器が書き込み読み出しの分
周クロックの一ケ所の位相のみの比較のためにクロック
制御回路により１クロックの時間が周期的に異なった状
態になるので、位相ロックループ構成の電圧制御発振器
が同期状態になる点で、書き込み読み出しクロックの分
周数分の不確定な位相状態が読み出しクロックの１クロ
ック幅に生ずる欠点があった。
器出力を自動位相制御電圧として電圧制御発振器を発振
させ、その発振クロックを一時記憶回路のデータ読み出
しクロックとして使用した位相ロックループ構成をとる
と、位相比較をしている比較器が書き込み読み出しの分
周クロックの一ケ所の位相のみの比較のためにクロック
制御回路により１クロックの時間が周期的に異なった状
態になるので、位相ロックループ構成の電圧制御発振器
が同期状態になる点で、書き込み読み出しクロックの分
周数分の不確定な位相状態が読み出しクロックの１クロ
ック幅に生ずる欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、書き込みクロックと読み出しクロックとの位相の不
確定性を解消できる速度変換回路を提供することを目的
とする。
で、書き込みクロックと読み出しクロックとの位相の不
確定性を解消できる速度変換回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明は、入力データを
一時記憶する記憶回路と、この記憶回路の読み出しクロ
ックに係わるクロックを与えられた位相制御電圧に応じ
た位相で発生する電圧制御発振器と、入力データのクロ
ックおよびこの電圧制御発振器で発生したクロックが与
えられ、上記記憶回路に書き込みクロックおよび読み出
しクロックを与えかつ上記電圧制御発振器に位相制御電
圧を与える位相比較検出回路とを備えた速度変換回路に
おいて、上記位相比較検出回路は、上記記憶回路にデー
タを書き込むために入力データのクロックをｎ分周（ｎ
は自然数）してｎ個の分周クロックを出力する第一の分
周器である書き込みクロック分周器と、上記電圧制御発
振器が発生したクロックをｎ分周してｎ個の分周クロッ
クを出力する第二の分周器と、上記第一の分周器から出
力される１番目からｎ番目までのクロックと上記第二の
分周器から出力される１番目からｎ番目までのクロック
とにつき各々１番目からｎ番目までのクロック同士の位
相を比較し、この比較結果に相当の位相制御電圧を上記
電圧制御発振器に与える位相比較器とを備えたことを特
徴とする。
一時記憶する記憶回路と、この記憶回路の読み出しクロ
ックに係わるクロックを与えられた位相制御電圧に応じ
た位相で発生する電圧制御発振器と、入力データのクロ
ックおよびこの電圧制御発振器で発生したクロックが与
えられ、上記記憶回路に書き込みクロックおよび読み出
しクロックを与えかつ上記電圧制御発振器に位相制御電
圧を与える位相比較検出回路とを備えた速度変換回路に
おいて、上記位相比較検出回路は、上記記憶回路にデー
タを書き込むために入力データのクロックをｎ分周（ｎ
は自然数）してｎ個の分周クロックを出力する第一の分
周器である書き込みクロック分周器と、上記電圧制御発
振器が発生したクロックをｎ分周してｎ個の分周クロッ
クを出力する第二の分周器と、上記第一の分周器から出
力される１番目からｎ番目までのクロックと上記第二の
分周器から出力される１番目からｎ番目までのクロック
とにつき各々１番目からｎ番目までのクロック同士の位
相を比較し、この比較結果に相当の位相制御電圧を上記
電圧制御発振器に与える位相比較器とを備えたことを特
徴とする。
【０００６】
【作用】書き込みおよび読み出しの分周クロックのすべ
ての位相を比較検出して電圧制御発振器の自動位相制御
電圧として与える。これにより、位相ロックループが同
期状態から非同期状態を経て再度同期状態になった場合
に、非同期の前後での書き込みクロックと読み出しクロ
ックとの位相は等しくなる。
ての位相を比較検出して電圧制御発振器の自動位相制御
電圧として与える。これにより、位相ロックループが同
期状態から非同期状態を経て再度同期状態になった場合
に、非同期の前後での書き込みクロックと読み出しクロ
ックとの位相は等しくなる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例のブロック図である。 位相比較検出回路１０は、一時記憶回路１の書き込みク
ロックの１クロックを削除するクロック制御回路１１と
、一時記憶回路１の書き込みクロックを分周する書き込
みクロック分周器１２と、一時記憶回路１の読み出しク
ロックを分周する読み出しクロック分周器１３と、その
書き込みクロック分周器１２および読み出しクロック分
周器１３の出力の位相を検出するフリップフロップ形の
位相比較器１４とを備える。この位相比較器１４は、書
き込みクロック分周器１２と読み出しクロック分周器１
３のすべての位相を検出し、そのすべての位相状態を自
動位相制御電圧として電圧制御発振器３に出力する。
して説明する。図１はこの実施例のブロック図である。 位相比較検出回路１０は、一時記憶回路１の書き込みク
ロックの１クロックを削除するクロック制御回路１１と
、一時記憶回路１の書き込みクロックを分周する書き込
みクロック分周器１２と、一時記憶回路１の読み出しク
ロックを分周する読み出しクロック分周器１３と、その
書き込みクロック分周器１２および読み出しクロック分
周器１３の出力の位相を検出するフリップフロップ形の
位相比較器１４とを備える。この位相比較器１４は、書
き込みクロック分周器１２と読み出しクロック分周器１
３のすべての位相を検出し、そのすべての位相状態を自
動位相制御電圧として電圧制御発振器３に出力する。
【０００８】すなわち、この実施例は、図１に示すよう
に、入力データを一時記憶する一時記憶回路１と、この
一時記憶回路１の読み出しクロックに係わるクロックを
与えられた位相制御電圧に応じた位相で発生する電圧制
御発振器３と、入力データのクロックおよびこの電圧制
御発振器３で発生したクロックが与えられ、一時記憶回
路１に書き込みクロックおよび読み出しクロックを与え
かつ電圧制御発振器３に位相制御電圧を与える位相比較
検出回路１０とを備え、さらに、本発明の特徴とする手
段として、位相比較検出回路１０は、一時記憶回路１に
データを書き込むために入力データのクロックをｎ分周
（ｎは自然数）してｎ個の分周クロックを出力する第一
の分周器である書き込みクロック分周器１２と、電圧制
御発振器３が発生したクロックをｎ分周してｎ個の分周
クロックを出力する第二の分周器である読み出しクロッ
ク分周器１３と、上記第一の分周器から出力される１番
目からｎ番目までのクロックと上記第二の分周器から出
力される１番目からｎ番目までのクロックとにつき各々
１番目からｎ番目までのクロック同士の位相を比較し、
この比較結果に相当の位相制御電圧を上記電圧制御発振
器３に与える位相比較器１４とを備える。
に、入力データを一時記憶する一時記憶回路１と、この
一時記憶回路１の読み出しクロックに係わるクロックを
与えられた位相制御電圧に応じた位相で発生する電圧制
御発振器３と、入力データのクロックおよびこの電圧制
御発振器３で発生したクロックが与えられ、一時記憶回
路１に書き込みクロックおよび読み出しクロックを与え
かつ電圧制御発振器３に位相制御電圧を与える位相比較
検出回路１０とを備え、さらに、本発明の特徴とする手
段として、位相比較検出回路１０は、一時記憶回路１に
データを書き込むために入力データのクロックをｎ分周
（ｎは自然数）してｎ個の分周クロックを出力する第一
の分周器である書き込みクロック分周器１２と、電圧制
御発振器３が発生したクロックをｎ分周してｎ個の分周
クロックを出力する第二の分周器である読み出しクロッ
ク分周器１３と、上記第一の分周器から出力される１番
目からｎ番目までのクロックと上記第二の分周器から出
力される１番目からｎ番目までのクロックとにつき各々
１番目からｎ番目までのクロック同士の位相を比較し、
この比較結果に相当の位相制御電圧を上記電圧制御発振
器３に与える位相比較器１４とを備える。
【０００９】次に、この実施例の動作を説明する。図２
に各主要部の波形を一例として４段一時記憶回路を用い
た場合の状態を示す。ａは図１に示すクロック制御回路
１１の出力波形であり、ｂは図１の読み出しクロック分
周器１３の入力波形である。波形ａを書き込みクロック
分周器１２に入力すると、出力として図２に示すｃ〜ｆ
の異なった４つの位相状態の分周波形が出力される。同
様に、読み出しクロックも読み出しクロック分周器１３
で分周し、それぞれの分周クロックを位相比較器１４で
位相を検出する。その際の位相比較器１４のクロック読
み込みエッジが図２に示す波形ｃ〜ｆの矢印の位置にな
る。そして、各位相比較結果をひとまとめにして自動位
相制御電圧としたものが図２に示す波形ｇになり、電圧
制御発振器３は周波数ｆｏ で安定して周期発振する。
に各主要部の波形を一例として４段一時記憶回路を用い
た場合の状態を示す。ａは図１に示すクロック制御回路
１１の出力波形であり、ｂは図１の読み出しクロック分
周器１３の入力波形である。波形ａを書き込みクロック
分周器１２に入力すると、出力として図２に示すｃ〜ｆ
の異なった４つの位相状態の分周波形が出力される。同
様に、読み出しクロックも読み出しクロック分周器１３
で分周し、それぞれの分周クロックを位相比較器１４で
位相を検出する。その際の位相比較器１４のクロック読
み込みエッジが図２に示す波形ｃ〜ｆの矢印の位置にな
る。そして、各位相比較結果をひとまとめにして自動位
相制御電圧としたものが図２に示す波形ｇになり、電圧
制御発振器３は周波数ｆｏ で安定して周期発振する。
【００１０】
【発明の効果】本発明は、以上説明したように、読み出
しクロックの位相が書き込みクロックの位相に対して分
周数等にかかわらず特定の一ケ所の位相でのみ同期する
ようになるので、マイクロ通信装置でＢＣＩ切り換えを
行う場合など、現用機と予備機との定量的な遅延量を回
路構成により一度決定してしまえば、その後は位相ロッ
クループが何らかの要因で非同期になり再度同期したと
きに非同期になる前と同じ位相状態で同期するので、現
用機と予備機との位相状態を監視するような付属回路を
不要にする効果がある。
しクロックの位相が書き込みクロックの位相に対して分
周数等にかかわらず特定の一ケ所の位相でのみ同期する
ようになるので、マイクロ通信装置でＢＣＩ切り換えを
行う場合など、現用機と予備機との定量的な遅延量を回
路構成により一度決定してしまえば、その後は位相ロッ
クループが何らかの要因で非同期になり再度同期したと
きに非同期になる前と同じ位相状態で同期するので、現
用機と予備機との位相状態を監視するような付属回路を
不要にする効果がある。
【図１】 本発明実施例の構成を示すブロック構成図
。
。
【図２】 本発明実施例の動作を示すタイムチャート
。
。
【図３】 従来例の構成を示すブロック構成図。
１ 一時記憶回路
３ 電圧制御発振器
１０、２０ 位相比較検出回路
１１、２１ クロック制御回路
１２、２２ 書き込みクロック分周回路１３、２３
読み出しクロック分周回路１４、２４ 位相比較器
読み出しクロック分周回路１４、２４ 位相比較器
Claims (1)
- 【請求項１】 入力データを一時記憶する記憶回路と
、この記憶回路の読み出しクロックに係わるクロックを
与えられた位相制御電圧に応じた位相で発生する電圧制
御発振器と、入力データのクロックおよびこの電圧制御
発振器で発生したクロックが与えられ、上記記憶回路に
書き込みクロックおよび読み出しクロックを与えかつ上
記電圧制御発振器に位相制御電圧を与える位相比較検出
回路とを備えた速度変換回路において、上記位相比較検
出回路は、上記記憶回路にデータを書き込むために入力
データのクロックをｎ分周（ｎは自然数）してｎ個の分
周クロックを出力する第一の分周器である書き込みクロ
ック分周器と、上記電圧制御発振器が発生したクロック
をｎ分周してｎ個の分周クロックを出力する第二の分周
器と、上記第一の分周器から出力される１番目からｎ番
目までのクロックと上記第二の分周器から出力される１
番目からｎ番目までのクロックとにつき各々１番目から
ｎ番目までのクロック同士の位相を比較し、この比較結
果に相当の位相制御電圧を上記電圧制御発振器に与える
位相比較器とを備えたことを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075650A JPH04286232A (ja) | 1991-03-14 | 1991-03-14 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075650A JPH04286232A (ja) | 1991-03-14 | 1991-03-14 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286232A true JPH04286232A (ja) | 1992-10-12 |
Family
ID=13582339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075650A Pending JPH04286232A (ja) | 1991-03-14 | 1991-03-14 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286232A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457546A (ja) * | 1990-06-27 | 1992-02-25 | Nec Eng Ltd | 速度変換回路 |
-
1991
- 1991-03-14 JP JP3075650A patent/JPH04286232A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457546A (ja) * | 1990-06-27 | 1992-02-25 | Nec Eng Ltd | 速度変換回路 |
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