JPH045832A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
- Publication number
- JPH045832A JPH045832A JP10814590A JP10814590A JPH045832A JP H045832 A JPH045832 A JP H045832A JP 10814590 A JP10814590 A JP 10814590A JP 10814590 A JP10814590 A JP 10814590A JP H045832 A JPH045832 A JP H045832A
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- JP
- Japan
- Prior art keywords
- substrate
- oxide film
- source
- electrode
- drain
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＩＳ型トランジスタに関するものである
。
。
第３図（ａ）は従来のＭＩＳ型トランジスタの断面図を
表わしている。図において、１はシリコン基板、２は３
０００〜７０００人厚の分離酸化膜、３は基板１とチャ
ネル領域をわける接合であり、ボロンを５〜６００Ｋｅ
Ｖで注入し、Ｉ Ｘ １０” 〜Ｉ Ｘ １０” ／
ｃｎＴの濃度をもつ。８はシリコン基板１と同じ導電型
を与える不純物層である。
表わしている。図において、１はシリコン基板、２は３
０００〜７０００人厚の分離酸化膜、３は基板１とチャ
ネル領域をわける接合であり、ボロンを５〜６００Ｋｅ
Ｖで注入し、Ｉ Ｘ １０” 〜Ｉ Ｘ １０” ／
ｃｎＴの濃度をもつ。８はシリコン基板１と同じ導電型
を与える不純物層である。
このＭＩＳ型トランジスタはゲート絶縁膜４を介して１
０００〜６０００人厚のゲート５ａに印加された電圧に
よってチャネルが形成され、２つのソース／ドレイン６
が導通状態になるものである。
０００〜６０００人厚のゲート５ａに印加された電圧に
よってチャネルが形成され、２つのソース／ドレイン６
が導通状態になるものである。
この従来のＭＩＳ型トランジスタは第３図（ｂｌのよう
に後工程の熱処理によってソース／ドレイン６とチャネ
ル接合３のうち、特にソース／ドレイン６の接合深さが
深くなるため、ゲート電極によって制御できない深い所
でゲート電極によらずにソース／ドレイン間が導通して
しまう、いわゆるバンチスルー現象が起こりやすいとい
う問題がある。
に後工程の熱処理によってソース／ドレイン６とチャネ
ル接合３のうち、特にソース／ドレイン６の接合深さが
深くなるため、ゲート電極によって制御できない深い所
でゲート電極によらずにソース／ドレイン間が導通して
しまう、いわゆるバンチスルー現象が起こりやすいとい
う問題がある。
第４図は第３図（ａ＞のＭＩＳ型トランジスタを形成す
るための製造フローである。第４図（ａｌにおいて、シ
リコン基板１に作られた分離酸化膜２以外の活性領域に
ＭＩＳ型トランジスタを形成すべく、しきい値制御用の
注入を行う。この場合、基板と反対の導、電型を与える
不純物とそれよりも深い所に同じ導電型を与える不純物
を注入する方法が用いられる。
るための製造フローである。第４図（ａｌにおいて、シ
リコン基板１に作られた分離酸化膜２以外の活性領域に
ＭＩＳ型トランジスタを形成すべく、しきい値制御用の
注入を行う。この場合、基板と反対の導、電型を与える
不純物とそれよりも深い所に同じ導電型を与える不純物
を注入する方法が用いられる。
次に第４図（ｂ）に示すように、活性領域上の酸化膜を
エツチング除去し、第４図（Ｃ）にあるようにゲート酸
化膜４を形成し、ポリシリコン５を堆積する。
エツチング除去し、第４図（Ｃ）にあるようにゲート酸
化膜４を形成し、ポリシリコン５を堆積する。
次に第４図（ｄ）にあるように、ポリシリコン５をエツ
チングしてゲート電極５ａを形成し、第４図（Ｃ１にあ
るように自己整合的にソース／ドレイン６を形成する。
チングしてゲート電極５ａを形成し、第４図（Ｃ１にあ
るように自己整合的にソース／ドレイン６を形成する。
従来のＭＩＳ型トランジスタは以上のように形成されて
いるので、トランジスタ形成後の熱処理が高温長時間に
わたった場合（９００℃、２０分以上）、ソース／ドレ
インの拡散が促進されて接合深さが０．３ミクロンと深
くなり、短チヤネル効果が著しくなってしまうという問
題点があった。
いるので、トランジスタ形成後の熱処理が高温長時間に
わたった場合（９００℃、２０分以上）、ソース／ドレ
インの拡散が促進されて接合深さが０．３ミクロンと深
くなり、短チヤネル効果が著しくなってしまうという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタ形成後の熱処理が長くなっても
接合深さを深くすることなく、短チヤネル効果を抑制で
きるＭＩＳ型トランジスタを得ることを目的とする。
たもので、トランジスタ形成後の熱処理が長くなっても
接合深さを深くすることなく、短チヤネル効果を抑制で
きるＭＩＳ型トランジスタを得ることを目的とする。
この発明に係るＭＩＳ型トランジスタは、ソース／ドレ
イン注入後にゲート越しにソース／ドレイン不純物と反
対導電型の不純物をソース／ドレイン直下とチャネル下
に注入するようにしたものである。
イン注入後にゲート越しにソース／ドレイン不純物と反
対導電型の不純物をソース／ドレイン直下とチャネル下
に注入するようにしたものである。
この発明においては、ＭＩＳ型トランジスタのソース／
ドレインとチャネルはその直下に反対の導電型の不純物
層をもつため、熱処理に対して接合深さが変化しに＜＜
、高温長時間の熱処理を施しても短チヤネル効果が起こ
りにくい。
ドレインとチャネルはその直下に反対の導電型の不純物
層をもつため、熱処理に対して接合深さが変化しに＜＜
、高温長時間の熱処理を施しても短チヤネル効果が起こ
りにくい。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＭＩＳ型トランジスタ
を示し、第１図（ａ）において、ｌはシリコン基板、２
は分離酸化膜、１３はシリコン基板１と反対の導電型を
与える不純物層、７は不純物層１３とソース／ドレイン
６の直下に位置するシリコン基板１と同（、；導電型の
不純物層で、この発明は不純物層７が形成されているこ
とを特徴とする。
を示し、第１図（ａ）において、ｌはシリコン基板、２
は分離酸化膜、１３はシリコン基板１と反対の導電型を
与える不純物層、７は不純物層１３とソース／ドレイン
６の直下に位置するシリコン基板１と同（、；導電型の
不純物層で、この発明は不純物層７が形成されているこ
とを特徴とする。
ＭＩＳ型トランジスタ形成後の熱処理が加えられても、
第１図（ｂ）にあるようにリンを１００〜４００ＫｅＶ
で拡散した、１×１０１１〜１×１０目／ｃｒＡ （
７）濃度をもつ不純物層７ａによってソース／ドレイン
６、チャネル不純物層１３が熱拡散しても不純物層７も
熱拡散するため、正味の接合深さはほとんど変化しない
。このようにソース／ドレイン６およびチャネル不純物
層１３の接合深さが０．２ミクロンとあまり変化しない
ため、高温長時間の熱処理が加えられてもゲート電極５
ａによって制御できない深い領域まで接合が及ぶことが
なく、短チヤネル効果を抑制できる。
第１図（ｂ）にあるようにリンを１００〜４００ＫｅＶ
で拡散した、１×１０１１〜１×１０目／ｃｒＡ （
７）濃度をもつ不純物層７ａによってソース／ドレイン
６、チャネル不純物層１３が熱拡散しても不純物層７も
熱拡散するため、正味の接合深さはほとんど変化しない
。このようにソース／ドレイン６およびチャネル不純物
層１３の接合深さが０．２ミクロンとあまり変化しない
ため、高温長時間の熱処理が加えられてもゲート電極５
ａによって制御できない深い領域まで接合が及ぶことが
なく、短チヤネル効果を抑制できる。
次に第２図を用いて、本発明の一実施例の製造方法につ
いて説明する。
いて説明する。
第２図（ａｌはシリコン基板１に分離酸化膜２を形成し
、活性領域にＭＩＳ型トランジスタを形成すべ（シリコ
ン基板１と反対の導電型を与える不純物３を注入する。
、活性領域にＭＩＳ型トランジスタを形成すべ（シリコ
ン基板１と反対の導電型を与える不純物３を注入する。
次に第２図（ｂ）にあるように活性領域の酸化膜をとり
除いて第２図＋ｃ＞にあるようにゲート酸化膜４を形成
し、続いてポリシリコン電極５を堆積した後、第２図（
ｄ）にあるようにゲート電極５ａを異方性エツチングに
より形成する。次に第２図ｔｅ＞にあるようにゲート電
極と自己整合的にソース／ドレイン６を注入した後、ゲ
ート越しに高エネルギーイオン注入によって第２図（ｆ
）にあるようにシリコン基板１と同じ導電型を与える不
純物層７を形成する。
除いて第２図＋ｃ＞にあるようにゲート酸化膜４を形成
し、続いてポリシリコン電極５を堆積した後、第２図（
ｄ）にあるようにゲート電極５ａを異方性エツチングに
より形成する。次に第２図ｔｅ＞にあるようにゲート電
極と自己整合的にソース／ドレイン６を注入した後、ゲ
ート越しに高エネルギーイオン注入によって第２図（ｆ
）にあるようにシリコン基板１と同じ導電型を与える不
純物層７を形成する。
上記実施例ではゲート電極越しに不純物層７を注入して
いるのでゲート電極の膜厚、不純物層としての３及び６
の注入条件には以下に示すように、好ましい値がある。
いるのでゲート電極の膜厚、不純物層としての３及び６
の注入条件には以下に示すように、好ましい値がある。
また、上記実施例ではチャネル不純物としてシリコン基
板１と反対の導電型を与える不純物のみ注入しているが
、従来と同様に同じ導電型の不純物を合わせて注入して
もよい。またシリコン基板に直接ＭＩＳ型トランジスタ
を形成しているが、ウェルを別途形成し、その中にＭＩ
Ｓ型トランジスタを形成してもよい。
板１と反対の導電型を与える不純物のみ注入しているが
、従来と同様に同じ導電型の不純物を合わせて注入して
もよい。またシリコン基板に直接ＭＩＳ型トランジスタ
を形成しているが、ウェルを別途形成し、その中にＭＩ
Ｓ型トランジスタを形成してもよい。
以上のように、この発明に係るＭＩＳ型トランジスタに
よれば、ソース／ドレインとチャネル部分の下に反対の
導電型の不純物をゲート越しに自己整合的に注入したの
で、接合深さが熱処理によって変化しに＜＜、短チヤネ
ル効果の起きにくいＭＩＳ型トランジスタが得られる効
果がある。
よれば、ソース／ドレインとチャネル部分の下に反対の
導電型の不純物をゲート越しに自己整合的に注入したの
で、接合深さが熱処理によって変化しに＜＜、短チヤネ
ル効果の起きにくいＭＩＳ型トランジスタが得られる効
果がある。
第１図はこの発明の一実施例によるＭＩＳ型トランジス
タの断面図、第２図はその製造フローを示す図、第３図
は従来のＭＩＳ型トランジスタの断面図、第４図はその
製造フローを示す図である。 図において、１はシリコン基板、２は分離酸化膜、４は
ゲート酸化膜、５ａはゲート、６はソース／ドレイン、
１３は不純物層である。 なお図中同一符号は同−又は相当部分を示す。
タの断面図、第２図はその製造フローを示す図、第３図
は従来のＭＩＳ型トランジスタの断面図、第４図はその
製造フローを示す図である。 図において、１はシリコン基板、２は分離酸化膜、４は
ゲート酸化膜、５ａはゲート、６はソース／ドレイン、
１３は不純物層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＭＩＳ型トランジスタにおいて、 ゲート電極のパターニング後に高エネルギー注入によっ
てソース／ドレイン、およびチャネル直下に基板もしく
はウェルと同じ導電型の不純物を導入してなることを特
徴とするＭＩＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814590A JPH045832A (ja) | 1990-04-23 | 1990-04-23 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814590A JPH045832A (ja) | 1990-04-23 | 1990-04-23 | Ｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045832A true JPH045832A (ja) | 1992-01-09 |
Family
ID=14477082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10814590A Pending JPH045832A (ja) | 1990-04-23 | 1990-04-23 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045832A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| US5543338A (en) * | 1992-07-08 | 1996-08-06 | Rohm Co., Ltd | Method for manufacturing a semiconductor device using a semiconductor-on-insulator substrate |
-
1990
- 1990-04-23 JP JP10814590A patent/JPH045832A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| US5543338A (en) * | 1992-07-08 | 1996-08-06 | Rohm Co., Ltd | Method for manufacturing a semiconductor device using a semiconductor-on-insulator substrate |
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