JPH0459652B2 - - Google Patents
Info
- Publication number
- JPH0459652B2 JPH0459652B2 JP9851882A JP9851882A JPH0459652B2 JP H0459652 B2 JPH0459652 B2 JP H0459652B2 JP 9851882 A JP9851882 A JP 9851882A JP 9851882 A JP9851882 A JP 9851882A JP H0459652 B2 JPH0459652 B2 JP H0459652B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- storage device
- register
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はデータの演算処理部が演算を行うと
き、処理ステツプ数を少なくすることによりデー
タ処理の簡略化・高速化を意図したデータ処理装
置に関する。
き、処理ステツプ数を少なくすることによりデー
タ処理の簡略化・高速化を意図したデータ処理装
置に関する。
(2) 従来技術と問題点
データ処理装置、特に畳込み演算を行うデータ
処理装置の従来の例を第１図により説明する。第
１図において、ADRはアドレスレジスタ、シー
ケンスROMはデータ処理の手順をマイクロプロ
グラムの形式で格納しているROM、IGMは命令
発生用記憶装置、DECはデコーダ、IDRはイン
デツクスレジスタ、データROMは演算処理用デ
ータ、例えば離散フーリエ変換（DFT）の処理
における係数データ、DFTの次数、データRAM
に対する格納アドレスのような固定データが格納
されているもの、データRAMは演算用データ
（変数）が格納されているもの、APRは演算処理
部でこの場合フリツプフロツプなどで形成したフ
ラグレジスタFR，アキユムレータACCなどを具
備している。SELは条件分岐情報選択器を示し、
演算処理部APRにおけるフラグレジスタFRなど
の出力は選択器SELに印加されて、アドレスレジ
スタADRの値を選択し、分岐動作を行う。
処理装置の従来の例を第１図により説明する。第
１図において、ADRはアドレスレジスタ、シー
ケンスROMはデータ処理の手順をマイクロプロ
グラムの形式で格納しているROM、IGMは命令
発生用記憶装置、DECはデコーダ、IDRはイン
デツクスレジスタ、データROMは演算処理用デ
ータ、例えば離散フーリエ変換（DFT）の処理
における係数データ、DFTの次数、データRAM
に対する格納アドレスのような固定データが格納
されているもの、データRAMは演算用データ
（変数）が格納されているもの、APRは演算処理
部でこの場合フリツプフロツプなどで形成したフ
ラグレジスタFR，アキユムレータACCなどを具
備している。SELは条件分岐情報選択器を示し、
演算処理部APRにおけるフラグレジスタFRなど
の出力は選択器SELに印加されて、アドレスレジ
スタADRの値を選択し、分岐動作を行う。
インデツクスレジスタIDRは処理の最初におい
て、当初に読出すべきデータが格納されているデ
ータRAMのアドレスを指すべくデータROMを
読出すためのアドレス初期値を得るように命令発
生用記憶装置IGMから指定される。
て、当初に読出すべきデータが格納されているデ
ータRAMのアドレスを指すべくデータROMを
読出すためのアドレス初期値を得るように命令発
生用記憶装置IGMから指定される。
次にインデツクスレジスタIDRのアドレス指定
によりデータROMのアドレスを介してデータ
RAMから具体的なデータを読出し、演算処理部
APRに印加する。なお、インデツクスレジスタ
IDRはそのアドレス値によりデータROM・RAM
を各々個別にアクセスすることも可能である。
によりデータROMのアドレスを介してデータ
RAMから具体的なデータを読出し、演算処理部
APRに印加する。なお、インデツクスレジスタ
IDRはそのアドレス値によりデータROM・RAM
を各々個別にアクセスすることも可能である。
演算処理部APRにおいては、命令発生用記憶
装置IGMから読出され、デコーダDECにおいて
デコードされた命令データに基づき、データ
RAMから読出されたデータについて演算処理を
行う。演算処理として高速フーリエ変換
（FET）、離散フーリエ変換（DFT）、相関計算な
どを行うと、データROMにおける或る範囲内の
アドレス、即ち或る範囲内のデータを巡回使用す
ることがある。離散フーリエ変換（DFT）の場
合であると、一般式は FK＝N-1 〓n=0 foWnk で与えられ、ここでFkは出力系列、foは入力系
列、Wnkはひねり係数を示す。ここで、 Ｗ＝e-j(2〓/N) ｎ，ｋ＝０〜（Ｎ−１） であるから、Wnkはnk＝Ｎ毎に巡回している。即
ちｅにべき乗した数値が０から2πまで、次に再
び０から2πまでを繰り返すことである。
装置IGMから読出され、デコーダDECにおいて
デコードされた命令データに基づき、データ
RAMから読出されたデータについて演算処理を
行う。演算処理として高速フーリエ変換
（FET）、離散フーリエ変換（DFT）、相関計算な
どを行うと、データROMにおける或る範囲内の
アドレス、即ち或る範囲内のデータを巡回使用す
ることがある。離散フーリエ変換（DFT）の場
合であると、一般式は FK＝N-1 〓n=0 foWnk で与えられ、ここでFkは出力系列、foは入力系
列、Wnkはひねり係数を示す。ここで、 Ｗ＝e-j(2〓/N) ｎ，ｋ＝０〜（Ｎ−１） であるから、Wnkはnk＝Ｎ毎に巡回している。即
ちｅにべき乗した数値が０から2πまで、次に再
び０から2πまでを繰り返すことである。
データROMの領域Ｍには前記離散フーリエ変
換の式におけるWnkの値のうちW0〜WN-1を、ア
ドレス１〜Ｎ（Ｎ＜Ｍ）に格納しておく。そして
ｎ，ｋの値を０から（Ｎ−１）まで順次増加させ
てアドレスを得ながら、そのアドレスにおけるデ
ータROMを読出し、演算処理部APRに印加す
る。データROMに格納されたデータは一連とな
つているから、ROMにおけるアドレスは ｎ＝１ならばROMアドレスは単純に１ずつ増
加するが、 ｎ＝２となるROMアドレスは飛び飛びにな
る。ｎが更に大きくなるとROMアドレスは膨大
なアドレスの方々が指示されてくる。実際は
ROMの容量が有限のため、或る範囲内で巡回さ
せることが必要となる。例えばｎ＝５，ｋ＝５の
ようにｎ，ｋの値を与えたとき、設定アドレスが
ROMのアドレスの限界値を越えているかどうか
の判断を行うことは、演算処理部APRの処理と
して実行する。例えば演算処理部APRにはレジ
スタが幾つか設けられ、ｎとｋの値を二つのレジ
スタR1，R2に、フーリエ級数の次数を他のレジ
スタＲ３に、ｎとｋの値についての演算結果を更
に他のレジスタR4に入れるとき、他のレジスタ
Ｒ４の値（ｎ×ｋ）からレジスタR3の値を引い
て負となれば良いが、（演算結果のROMアドレ
スが通常使用領域内にあるから問題がない）しか
しその引算値が負とは限らず正となることがあ
る。その場合はROM領域を越えてしまうから、
演算処理部APRにおいてモジユロ演算のような
別の演算を行つて新しいアドレスを求める必要が
ある。このように ○データを持つてくる ○演算する ○正負の判定をする ○新アドレスの適正な設定 というROMアドレスに対しての余分な処理が必
要であつた。新アドレスを得るための演算処理が
必要となつたとき、演算処理部APRはフラグレ
ジスタFRを例えば“１”として、選択器SELに
対し条件分岐することの指示を与える。このとき
の演算処理部APの処理は本来のデータ処理とは
別の動作であり、動作についてステツプ数が多量
となつて、制御が複雑となり、遅延を生じ易かつ
た。
換の式におけるWnkの値のうちW0〜WN-1を、ア
ドレス１〜Ｎ（Ｎ＜Ｍ）に格納しておく。そして
ｎ，ｋの値を０から（Ｎ−１）まで順次増加させ
てアドレスを得ながら、そのアドレスにおけるデ
ータROMを読出し、演算処理部APRに印加す
る。データROMに格納されたデータは一連とな
つているから、ROMにおけるアドレスは ｎ＝１ならばROMアドレスは単純に１ずつ増
加するが、 ｎ＝２となるROMアドレスは飛び飛びにな
る。ｎが更に大きくなるとROMアドレスは膨大
なアドレスの方々が指示されてくる。実際は
ROMの容量が有限のため、或る範囲内で巡回さ
せることが必要となる。例えばｎ＝５，ｋ＝５の
ようにｎ，ｋの値を与えたとき、設定アドレスが
ROMのアドレスの限界値を越えているかどうか
の判断を行うことは、演算処理部APRの処理と
して実行する。例えば演算処理部APRにはレジ
スタが幾つか設けられ、ｎとｋの値を二つのレジ
スタR1，R2に、フーリエ級数の次数を他のレジ
スタＲ３に、ｎとｋの値についての演算結果を更
に他のレジスタR4に入れるとき、他のレジスタ
Ｒ４の値（ｎ×ｋ）からレジスタR3の値を引い
て負となれば良いが、（演算結果のROMアドレ
スが通常使用領域内にあるから問題がない）しか
しその引算値が負とは限らず正となることがあ
る。その場合はROM領域を越えてしまうから、
演算処理部APRにおいてモジユロ演算のような
別の演算を行つて新しいアドレスを求める必要が
ある。このように ○データを持つてくる ○演算する ○正負の判定をする ○新アドレスの適正な設定 というROMアドレスに対しての余分な処理が必
要であつた。新アドレスを得るための演算処理が
必要となつたとき、演算処理部APRはフラグレ
ジスタFRを例えば“１”として、選択器SELに
対し条件分岐することの指示を与える。このとき
の演算処理部APの処理は本来のデータ処理とは
別の動作であり、動作についてステツプ数が多量
となつて、制御が複雑となり、遅延を生じ易かつ
た。
(3) 発明の目的
本発明の目的は前述の欠点を改善し、データ記
憶装置に与えるアドレスについて処理するインデ
ツクスレジスタの所定のビツトの状態が、当初状
態から見て反転したことにより分岐条件を得て、
演算処理部における処理を軽減化して、制御ステ
ツプ数を減少させ、データ処理を高速化すること
の可能なデータ処理装置を提供することにある。
憶装置に与えるアドレスについて処理するインデ
ツクスレジスタの所定のビツトの状態が、当初状
態から見て反転したことにより分岐条件を得て、
演算処理部における処理を軽減化して、制御ステ
ツプ数を減少させ、データ処理を高速化すること
の可能なデータ処理装置を提供することにある。
(4) 発明の構成
本発明は前記目的を達成するため、下記の構成
とする。即ち、 演算処理部に供給するマイクロ命令とインデツ
クスレジスタに供給するデータ記憶装置読出しア
ドレスを生成するためのデータとを記憶している
命令発生用記憶装置と、該命令発生用記憶装置か
ら供給される初期値と更新量に基づき、初期値に
更新量を加算して新たなアドレスを得るように演
算する演算装置と、データ記憶装置にアドレスと
して供給する該演算結果を格納するレジスタとを
有するインデツクスレジスタと、演算処理に用い
られるデータをその所定の領域に記憶しているデ
ータ記憶装置と、該データ記憶装置から読出され
たデータを用い、前記命令発生用記憶装置から読
出された命令データにより演算処理を行う演算処
理部と、該演算処理部の処理結果に基づく分岐条
件の与えられる選択器と、該選択器出力によりそ
の内容が制御される、前記命令発生用記憶装置に
アドレスを供給するアドレスレジスタとで構成さ
れるデータ処理装置において、前記データ記憶装
置における前記所定の領域をその最上位アドレス
が2n−１（ｎは整数）となるように設定し、前記
インデツクスレジスタにおける演算結果を格納す
るレジスタの第ｎビツトを、前記演算処理部の処
理結果に基づく分岐条件の与えられる選択器の分
岐条件入力に直接接続する接続線を設けたことで
構成する。
とする。即ち、 演算処理部に供給するマイクロ命令とインデツ
クスレジスタに供給するデータ記憶装置読出しア
ドレスを生成するためのデータとを記憶している
命令発生用記憶装置と、該命令発生用記憶装置か
ら供給される初期値と更新量に基づき、初期値に
更新量を加算して新たなアドレスを得るように演
算する演算装置と、データ記憶装置にアドレスと
して供給する該演算結果を格納するレジスタとを
有するインデツクスレジスタと、演算処理に用い
られるデータをその所定の領域に記憶しているデ
ータ記憶装置と、該データ記憶装置から読出され
たデータを用い、前記命令発生用記憶装置から読
出された命令データにより演算処理を行う演算処
理部と、該演算処理部の処理結果に基づく分岐条
件の与えられる選択器と、該選択器出力によりそ
の内容が制御される、前記命令発生用記憶装置に
アドレスを供給するアドレスレジスタとで構成さ
れるデータ処理装置において、前記データ記憶装
置における前記所定の領域をその最上位アドレス
が2n−１（ｎは整数）となるように設定し、前記
インデツクスレジスタにおける演算結果を格納す
るレジスタの第ｎビツトを、前記演算処理部の処
理結果に基づく分岐条件の与えられる選択器の分
岐条件入力に直接接続する接続線を設けたことで
構成する。
(5) 発明の実施例
第２図は本発明の一実施例を示す構成図であつ
て、第１図と同一符号は同様のものを示してい
る。第２図において、CLは接続線を示し、イン
デツクスレジスタIDRにおける演算結果を格納す
るレジスタの、データROMに印加されるアドレ
スのビツト数より１ビツト上位のビツトより導出
して選択器SELと接続している。
て、第１図と同一符号は同様のものを示してい
る。第２図において、CLは接続線を示し、イン
デツクスレジスタIDRにおける演算結果を格納す
るレジスタの、データROMに印加されるアドレ
スのビツト数より１ビツト上位のビツトより導出
して選択器SELと接続している。
以下離散フーリエ変数の演算を行うことを例
に、第２図の動作を説明する。データROMの領
域Ｍには前記離散フーリエ変換の式におけるWnk
の値のうちW0〜WN-1をアドレス０〜（Ｎ−１）
（Ｎ＜Ｍ）に格納しておく。そして、ｎ，ｋの各
値を０から（Ｎ−１）まで順次増加させてアドレ
スを得ながら、そのアドレスにおけるROMを読
出し、演算処理部APRに印加する。
に、第２図の動作を説明する。データROMの領
域Ｍには前記離散フーリエ変換の式におけるWnk
の値のうちW0〜WN-1をアドレス０〜（Ｎ−１）
（Ｎ＜Ｍ）に格納しておく。そして、ｎ，ｋの各
値を０から（Ｎ−１）まで順次増加させてアドレ
スを得ながら、そのアドレスにおけるROMを読
出し、演算処理部APRに印加する。
演算処理はWnk＝Wiとおけば
ｉ＝（ｎ・ｋ）modNと書くことが出来るので、
ｋ＝０〜３，ｎ＝０〜３とすれば、
ｎ＝０ W0，W0，W0，W0
ｎ＝１ W0，W1，W2，W3
ｎ＝２ W0，W2，W0，W2
（これはW0，W2，W4，W6となる筈の
所、（n.k）modNにより演算するから、上
記のように巡回している） ｎ＝３ W0，W3，W2，W1 （これもW0，W3，W6，W9を演算して求めてい
る） 例えばデータROMの容量とアドレスから判断
しインデツクスレジスタを３ビツト構成のものと
する。ROMはアドレス０から前述の式における
ｎ・ｋ＝Ｎ−１までについてデータを格納する。
ｎ・ｋ＝０〜３として前述の演算を行うとき、初
期値と加算値との値により、演算結果がアドレス
上限値を超えることがある。そのとき超えるか否
かの判定として、前記インデツクスレジスタの最
上位ビツト（即ちこの場合３ビツト目）を見てい
ると、当初の状態は“０”であつて、演算途中も
“０”のときはROM領域を逸脱してないと判断
できる。若し、演算結果について前記最上位ビツ
トが“０”→“１”と変化したときは、そのとき
にROM領域を逸脱したアドレス指定となること
であるから、３ビツトレジスタにおけるその反転
データを選択器SELへ伝送すれば、状態変化の起
こつたことと判断できる。そのためインデツクス
レジスタIDRにおいてモジユロ演算を行つて、
ROM領域内のアドレスを指定するように、選択
器SELにより分岐動作を行う。
所、（n.k）modNにより演算するから、上
記のように巡回している） ｎ＝３ W0，W3，W2，W1 （これもW0，W3，W6，W9を演算して求めてい
る） 例えばデータROMの容量とアドレスから判断
しインデツクスレジスタを３ビツト構成のものと
する。ROMはアドレス０から前述の式における
ｎ・ｋ＝Ｎ−１までについてデータを格納する。
ｎ・ｋ＝０〜３として前述の演算を行うとき、初
期値と加算値との値により、演算結果がアドレス
上限値を超えることがある。そのとき超えるか否
かの判定として、前記インデツクスレジスタの最
上位ビツト（即ちこの場合３ビツト目）を見てい
ると、当初の状態は“０”であつて、演算途中も
“０”のときはROM領域を逸脱してないと判断
できる。若し、演算結果について前記最上位ビツ
トが“０”→“１”と変化したときは、そのとき
にROM領域を逸脱したアドレス指定となること
であるから、３ビツトレジスタにおけるその反転
データを選択器SELへ伝送すれば、状態変化の起
こつたことと判断できる。そのためインデツクス
レジスタIDRにおいてモジユロ演算を行つて、
ROM領域内のアドレスを指定するように、選択
器SELにより分岐動作を行う。
選択器SELはこのビツト反転情報によりアドレ
スレジスタADRの例えば使用ページを変えるな
どの手段により、新たなアドレスをシーケンス
ROMに与えることができる。
スレジスタADRの例えば使用ページを変えるな
どの手段により、新たなアドレスをシーケンス
ROMに与えることができる。
(6) 発明の効果
このようにして本発明によると、演算処理部に
おいて、データ記憶装置に対するアドレス処理の
ための演算を行うことがなくなるから、データ処
理のために動作ステツプを使うことで良い。即
ち、データ処理のための本来の動作を行うから、
演算処理部の動作プログラムが簡略化され、且つ
データ処理の動作が高速化されるので、有効であ
る。
おいて、データ記憶装置に対するアドレス処理の
ための演算を行うことがなくなるから、データ処
理のために動作ステツプを使うことで良い。即
ち、データ処理のための本来の動作を行うから、
演算処理部の動作プログラムが簡略化され、且つ
データ処理の動作が高速化されるので、有効であ
る。
第１図は従来のデータ処理装置の構成を示す
図、第２図は本発明の一実施例の構成を示す図で
ある。 ADR……アドレスレジスタ、SEL……条件分
岐情報選択器、APR……演算処理部、IDR……
インデツクスレジスタ、CL……接続線、IGM…
…命令発生用記憶装置。
図、第２図は本発明の一実施例の構成を示す図で
ある。 ADR……アドレスレジスタ、SEL……条件分
岐情報選択器、APR……演算処理部、IDR……
インデツクスレジスタ、CL……接続線、IGM…
…命令発生用記憶装置。
Claims (1)
- 【特許請求の範囲】 １ 演算処理部に供給するマイクロ命令とインデ
ツクスレジスタに供給するデータ記憶装置読出し
アドレスを生成するためのデータとを記憶してい
る命令発生用記憶装置と、 該命令発生用記憶装置から供給される初期値と
更新量に基づき、初期値に更新量を加算して新た
なアドレスを得るように演算する演算装置と、デ
ータ記憶装置にアドレスとして供給する該演算結
果を格納するレジスタとを有するインデツクスレ
ジスタと、 演算処理に用いられるデータをその所定の領域
に記憶しているデータ記憶装置と、 該データ記憶装置から読出されたデータを用
い、前記命令発生用記憶装置から読出された命令
データにより演算処理を行う演算処理部と、 該演算処理部の処理結果に基づく分岐条件の与
えられる選択器と、 該選択器出力によりその内容が制御され、前記
命令発生用記憶装置にアドレスを供給するアドレ
スレジスタと、 で構成されるデータ処理装置において、 前記データ記憶装置における前記所定の領域を
その最上位アドレスが2n−１（ｎは整数）となる
ように設定し、 前記インデツクスレジスタにおける演算結果を
格納するレジスタの第ｎビツトを、前記演算処理
部の処理結果に基づく分岐条件の与えられる選択
器の分岐条件入力に直接接続する接続線を設けた
こと を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9851882A JPS58217050A (ja) | 1982-06-10 | 1982-06-10 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9851882A JPS58217050A (ja) | 1982-06-10 | 1982-06-10 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58217050A JPS58217050A (ja) | 1983-12-16 |
| JPH0459652B2 true JPH0459652B2 (ja) | 1992-09-22 |
Family
ID=14221866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9851882A Granted JPS58217050A (ja) | 1982-06-10 | 1982-06-10 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58217050A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675010B2 (ja) * | 1986-08-29 | 1997-11-12 | 株式会社日立製作所 | 情報処理装置 |
-
1982
- 1982-06-10 JP JP9851882A patent/JPS58217050A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58217050A (ja) | 1983-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07168753A (ja) | モジュロ加算回路およびその動作方法 | |
| JPH0459652B2 (ja) | ||
| US5708842A (en) | Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external | |
| JPS6148174B2 (ja) | ||
| JP3531208B2 (ja) | ディジタル信号処理装置 | |
| JP3135252B2 (ja) | アドレス指定装置 | |
| JP3030962B2 (ja) | マイクロプログラム制御装置 | |
| JPH02190968A (ja) | ベクトル処理装置 | |
| JPS586232B2 (ja) | メモリ装置 | |
| JPS6031646A (ja) | デ−タ処理装置 | |
| JPH08272606A (ja) | ラダー命令処理装置 | |
| JPH05324315A (ja) | プログラム制御装置 | |
| JPH07244608A (ja) | アドレス演算装置 | |
| JPS6030977B2 (ja) | パタ−ン発生装置 | |
| JPH02204828A (ja) | 演算処理装置 | |
| JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
| JPS6310254A (ja) | 情報処理装置 | |
| JPS5998254A (ja) | アドレス回路 | |
| JPS6333175B2 (ja) | ||
| JPS6133228B2 (ja) | ||
| JPH0319570B2 (ja) | ||
| JPH0216665A (ja) | データ転送装置 | |
| JPS58129570A (ja) | パタ−ン発生装置 | |
| JPS6133229B2 (ja) | ||
| JPH03269626A (ja) | マイクロプロセッサ |