JPH0459803B2 - - Google Patents

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JPH0459803B2
JPH0459803B2 JP6243982A JP6243982A JPH0459803B2 JP H0459803 B2 JPH0459803 B2 JP H0459803B2 JP 6243982 A JP6243982 A JP 6243982A JP 6243982 A JP6243982 A JP 6243982A JP H0459803 B2 JPH0459803 B2 JP H0459803B2
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transistor
input
output
collector
circuit
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Hitachi Ltd
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Publication of JPH0459803B2 publication Critical patent/JPH0459803B2/ja
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    • G08B—SIGNALLING SYSTEMS, e.g. PERSONAL CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
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    • G08B5/22—Visible signalling systems, e.g. visible personal calling systems or remote indication of seats occupied using electric transmission; using electromagnetic transmission
    • G08B5/36—Visible signalling systems, e.g. visible personal calling systems or remote indication of seats occupied using electric transmission; using electromagnetic transmission using visible light sources
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/04—Measuring peak values or amplitude or envelope of AC or of pulses
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D7/00—Indicating measured values
    • G01D7/02—Indicating value of two or more variables simultaneously
    • G01D7/04—Indicating value of two or more variables simultaneously using a separate indicating element for each variable
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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    • G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
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    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
    • H03G9/025—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers frequency-dependent volume compression or expansion, e.g. multiple-band systems

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  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
  • Control Of Amplification And Gain Control (AREA)

Description

【発明の詳細な説明】 本発明は、電気回路及びそれを用いた信号処理
回路に関する。
本発明の対象とするところは、複数の入力電流
の最大値を検出するための電気回路及びそれを用
いた信号処理回路に関する。
第１図ないし第４図は本発明に先立つて、本発
明者によつて検討された電気回路を示している。
第１図および第２図に示された電気回路は
PNPトランジスタQ1，Q2又はQ1〜Q3によつて構
成されかつ当業者間で周知の電流ミラー回路１０
又は１１を含んでいる。電流ミラー回路１０又は
１１の入力端子には第１電流源３１と第２電流
源３２とが接続され、その出力端子２２には負荷
４０が接続されている。電流ミラー回路１０又は
１１の電源端子２４には電源電圧VCCが供給され
ている。
しかしながら本発明者の検討によれば、第１図
および第２図の複合電流ミラー回路においては
PNPトランジスタQ1，Q2の素子特性が互いに等
しい場合、出力端子２２から負荷４０に供給され
る出力電流は第１電流源３１に流れる電流と第２
電流源３２に流れる電流との和となり、この電流
の最大値を検出することができないことが明らか
とされた。
第３図の複合電流ミラー回路はPNPトランジ
スタQ1，Q2によつて構成された第１電流ミラー
回路１２とPNPトランジスQ2，Q3によつて構成
された第２電流ミラー回路１３とを含んでいる。
第１電流ミラー回路１２の入力端子には第１電
流源３１が接続され、第２電流ミラー回路１３の
入力端子には第２電流源３２が接続されてい
る。第１電流ミラー回路１２と第２電流ミラー回
路１３との共通出力端子２３には負荷４０が接続
され、電流端子２４には電源電圧VCCが供給され
ている。
しかしながら本発明者の検討によれば、この第
３図の複合電流ミラー回路においては、PNPト
ランジスタQ1，Q2及びQ3の素子特性が互いに等
しい場合、出力端子２２から負荷４０に供給され
る出力電流は第１電流源３１に流れる電流と第２
電流源３２に流れる電流との和の半分となり、二
つの電流の最大値を検出することができないこと
が同様に明らかとされた。
第４図の複合電流ミラー回路はデイスクリート
PNPトランジスタQ1〜Q3によつて構成された第
１電流ミラー回路１４と同様なデイスクリート
PNPトランジスタQ2〜Q5によつて構成された第
２電流ミラー回路１５とを含んでいる。第１電流
ミラー回路１４の入力端子には第１電流源３１
が接続され、第２電流ミラー回路１５の入力端子
には第２電流源３２が接続されている。第１電
流ミラー回路１４と第２電流ミラー回路１５との
共通出力端子２３には負荷４０が接続され、電源
端子２４には電源電圧VCCが供給されている。
しかしながら本発明者の検討によれば、この第
４図の複合電流ミラー回路においては二つの入力
電流Iio1，Iio2に差がある場合、正確な電流比較動
作が実行できないことが明らかとなつた。
第５図は、第４図の複合電流ミラー回路の電流
比較動作を実験するための測定回路であり、トラ
ンジスタQ1〜Q5は全てデイスクリートPNPトラ
ンジスタである。第１の入力端子は12KΩの固
定抵抗R11と可変抵抗R12とが直列接続され、第
２の入力端子は43KΩの固定抵抗R2が接続さ
れ、出力電流IOUTを測定するための電流計５０が
共通出力端子２３に接続されている。可変抵抗
R12の抵抗値を変化させることにより第１入力電
流Iio1が変化するのに対し、固定抵抗R2により第
２入力電流Iio2は一定電流となる。
第６図は、第５図の測定回路を用いて測定した
第４図の複合電流ミラー回路の実験結果を示す特
性図を示す。
第６図中の領域Ａにおいては可変抵抗R12の抵
抗値が低いため、第１入力電流Iio1は第２入力電
流Iio2より大きな値となり、出力電流IOUTは第１入
力電流Iio1により依存して変化する。第６図中の
領域Ｂにおいては固定抵抗R11と可変抵抗R12と
の和が他の固定抵抗R2の値とほぼ等しいため、
第１入力電流Iio1と第２入力電流Iio2とは互いにほ
ぼ等しい値となり、出力電流IOUTはさらにこれと
ほぼ等しい値となる。ところで第６図中の領域Ｃ
においては可変抵抗R12の抵抗値が高いため、第
１入力電流Iio1は第２入力電流Iio2より小さな値と
なる。従つて、第６図の領域Ｃにおいてはより大
きなかつ一定の第２入力電流Iio2によつて一義的
に出力電流IOUTが決定されることが複数の電流の
最大値を検出するための電気回路にとつて理想で
あるのにもかかわず、第４図の複合電流ミラー回
路は第６図中の領域Ｃにおいては特にこの理想状
態から逸脱した特性l1を有することが明らかとな
つた。
本発明者は上記原因を検討した結果、下記の如
き結論を得た。
すなわちIio1＜Iio2を満すところの第６図中の領
域Ｃにおいては、第４図のデイスクリートPNP
トランジスタQ1，Q2，Q4のベース・エミツタ電
圧VBEはより大きな電流Iio2によつて下式のように
求められる。
VBE＝KT／ｑloIio2／Is ……(1) ただし、Ｋはボルツマン定数、Ｔは絶対温度、
ｑは電子電荷、Isは逆方向飽和電流である。
従つて、上記(1)式で定められるベース・エミツ
タ電圧VBEによつてトランジスタQ1のベース・エ
ミツタ接合がバイアスされるため、そのエミツ
タ・コレクタ経路にも第２入力電流Iio2と等しい
電流が流れようとする。しかしながら、トランジ
スタQ1のコレクタには高抵抗R12が接続されてい
るため、そのエミツタ・コレクタ経路に流れる電
流は小さな第１入力電流Iio1に制限される。かく
して、Iio1＜Iio2を満すところの第６図中の領域Ｃ
においては第４図のデイスクリートPNPトラン
ジスタQ1がその飽和領域に駆動されるので、デ
イスクリートPNPトランジスタQ1のコレクタ・
ベース接合は順方向にバイアスされる。すなわ
ち、PNPトランジスタQ1はそのコレクタ電位が
そのベース電位よりも上昇するすることとなり、
そのベース・コレクタ接合が順方向バイアスされ
るところのないいわゆる飽和動作領域で動作する
ようになる。この飽和動作領域では、トランジス
タQ1は、そのベース・コレクタ接合の順方向バ
イアスによつてそのコレクタからそのベースへの
順方向電流即ち飽和電流ISATが流れることとな
る。従つて、トランジスタQ1の飽和によるトラ
ンジスタ飽和電流ISATが第４図中に図示した経路
に流れ、共通出力端子２３を介して負荷４０に供
給される。
かくの如きトランジスタ飽和電流ISATが共通出
力端子に供給されなければ、Iio1＜Iio2の条件にお
いてはより大きなかつ一定の第２入力電流Iio2に
よつて出力電流IOUTが一義的に決定されるもので
ある。しかしがら第４図の複合電流ミラー回路に
おいては上述のトランジスタ飽和電流ISATが実際
に流れるため、第６図の領域Ｃにおいて理想状態
からの逸脱が生じる。
さらにIio1＞Iio2を満す第６図の領域Ａにおいて
はデイスクリートPNPトランジスタQ4がその飽
和領域に駆動され、この結果上記領域Ａにおいて
もその理想状態からの逸脱が生じることが同様に
明らかにされた。
このように、本願発明は上述の如き本発明者の
検討結果をもとになされたものであり、その目的
とするところは複数の入力電流の最大値を検出す
るための電気回路及び／又はそれを用いた信号処
理回路を提供することにある。
以下本願発明に従つた種々の実施例を、以下図
面に沿つて説明する。
第７図は本発明の一実施例による複数の入力電
流の最大値を検出するための電気回路の等価回路
であり、二点鎖線IC内部の回路素子はモノリシ
ツク半導体集積回路のシリコン・チツプ内部に形
成されている。かかる電気回路、すなわち複合電
流ミラー回路は上記シリコン・チツプ内部に形成
されたところのラテラルPNPトランジスタQ1〜
Q5によつて構成された第１電流ミラー回路１４、
第２電流ミラー回路１５を含んでいる。端子，
，２３，２４は半導体集積回路の外部端子であ
る。第１電流ミラー回路１４の入力端子には第
１電流源３１が接続され、第２電流ミラー回路１
５の入力端子には第２電流源３２が接続され、
第１電流ミラー回路１４と第２電流ミラー回路１
５の共通出力端子２３には負荷４０が接続され、
電源端子２４には電源電圧VCCが供給されてい
る。さらに、本願発明によれば、PNPトランジ
スタQ1，Q4にはそれぞれ寄生PNPトランジスタ
QP1，QP4が接続されている。
第８図は上記一実施例による半導体集積回路の
要部断面図を示す。Ｐ型シリコン基板８００の表
面にはN+型埋込層８０１，８０２が形成され、
さらにこれらの上にはＮ型エピタキシヤル成長層
８０３，８０４，８０５が形成されている。
このＮ型エピタキシヤル成長層８０４中には複
数のＰ型不純物拡散層８０６，８０７，８０８，
８０９およびN+型不純物拡散層８１０が形成さ
れている。
Ｎ型エピタキシヤル成長層８０４の表面におい
てＰ型拡散層８０７はＰ型拡散層８０６をリング
状に取り囲み、Ｐ型拡散層８０９はＰ型拡散層８
０８をリング状に取り囲み、N+型拡散層８１０
はこれらＰ型拡散層８０６，８０７，８０８，８
０９を取り囲んでいる。さらに素子分離領域８１
１がP+型拡散によつてＮ型エピタキシヤル成長
層８０４内に形成されている。
エミツタ電極８１２，８１３がそれぞれＰ型拡
散層８０６，８０８とオーミツク接触を形成し、
コレクタ電極８１４，８１５がそれぞれＰ型拡散
層８０７，８０８とオーミツク接触を形成し、ベ
ース電極８１６がN+型拡散層８１０とオーミツ
ク接触を形成している。Ｐ型基板８００の裏面の
オーミツク接触を形成したところの電極８１７は
接地電位点に接続されている。
かくして、Ｐ型拡散層８０６，８０７、Ｎ型エ
ピタキシヤル層８０４、N+型拡散層８１０によ
つてラテラルPNPトランジスタQ1が形成され、
Ｐ型拡散層８０８，８０９、Ｎ型エピタキシヤル
層８０４、N+型拡散層８１０によつてラテラル
PNPトランジスタQ4が形成されている。
特筆すべきはＰ型拡散層８０７、Ｎ型エピタキ
シヤル層８０４、Ｐ型基板８００によつて第１寄
生PNPトランジスタQP1が形成され、Ｐ型拡散層
８０９、Ｎ型エピタキシヤル層８０４、Ｐ型基板
８００によつて第２寄生PNPトランジスタQP4が
形成され、等価的に寄生PNPトランジスタQP1，
QP4のエミツタがそれぞれラテラルPNPトランジ
スタQ1，Q4のコレクタに接続され、寄生PNPト
ランジスタQP1，QP4のベースがそれぞれラテラ
ルPNPトランジスタQ1，Q4のベースに接続さ
れ、寄生PNPトランジスタQ1，Q4のコレクタは
接地電位点に接続されている。
この第７図および第８図に示された本願発明の
一実施例によれば、下記の理由により複数の入力
電流の最大値を高精度に検出することができる。
第１電流源３１の第１入力電流Iio1が第２電流
源３２の第２入力電流Iio2より大きな場合、小さ
な電流Iio2を受けるPNPトランジスタQ4が飽和領
域に駆動される危険がある。この場合、第７図に
示されるようにPNPトランジスタQ4のコレク
タ・ベース接合が順方向にバイアスされると同時
に、寄生PNPトランジスタQP4のエミツタ・ベー
ス接合も順方向にバイアスされる。従つて、
PNPトランジスタQ4のコレクタ電流IP4は寄生
PNPトランジスタQP4のエミツタ・コレクタ経路
を介して接地電位点に流れる。かくして、Iio1＞
Iio2の場合、負荷４０へのPNPトランジスタQ4の
トランジスタ飽和電流ISATの流入を低減すること
が可能となる。
これとは反対Iio1＜Iio4の場合、小さな電流Iio1を
受けるPNPトランジスタQ1が飽和領域に駆動さ
れる危険がある。この場合、小さな電流Iio1を受
けるPNPトランジスタQ1が飽和領域に駆動され
る危険がある。この場合、第７図に示されるよう
にPNPトランジスタQ1のコレクタ・ベース接合
が順方向にバイアスされると同時に、寄生PNP
トランジスタQP1のエミツタ・ベース接合も順方
向にバイアスされる。従つて、PNPトランジス
タQ1のコレクタ電流IP1は寄生PNPトランジスタ
QP1のエミツタ・コレクタ経路を介して接地電位
点に流れる。かくして、Iio1＜Iio2の場合、負荷４
０へのPNPトランジスタQ1のトランジスタQ1の
トランジスタ飽和電流ISATの流入を低減すること
が可能となる。
第５図の測定回路を用いて、第７図および第８
図に示された本願発明の一実施例の電流比較動作
の実験結果が、第６図の特性曲線l2によつて示さ
れている。第７図の複合電流ミラー回路のPNP
トランジスタQ1〜Q5のベース・エミツタ電圧VBE
が0.7ボルトの場合の理想的電流比較動作と、第
６図の特性曲線l2は極めて高い精度で一致するこ
とが確認された。
第９図は本発明の第二の実施例による複数の入
力電流の最大値を検出するための電気回路の等価
回路であり、二点鎖線IC内部の回路素子はモノ
リシツク半導体集積回路のシリコン・チツプ内部
に形成されている。トランジスタQ1〜Q5はラテ
ラルPNPトランジスタであり、PNPトランジス
タQ1，Q4のそれぞれのコレクタとベースとは他
のPNPトランジスタQ3，Q5のベース・エミツタ
接合を有して接続されている。さらにPNPトラ
ンジスタQ1，Q4にはそれぞれ等価的に寄生PNP
トランジスタQP1，QP4が接続されている。特に、
PNPトランジスタQ1，Q4および寄生PNPトラン
ジスタQP1，QP4は第８図の断面図に示される如
く構成されている。その他、第７図と同様なもの
は同一の参照番号を符し、その説明を省略する。
かかる実施例においても、Iio1＞Iio2あるいはIio1＜
Iio2の場合にそれぞれ寄生PNPトランジスタQP4
あるいはQP1が導通し、負荷４０へのPNPトラン
ジスタQ4あるいはQ1のトランジスタ飽和電流ISAT
の流入を低減することが可能となる。
第１０図は本発明の第三の実施例による複数の
入力電流の最大値を検出するための電気回路の等
価回路であり、二点鎖線IC内部の回路素子はモ
ノリシツク半導体集積回路のシリコン・チツプ内
部に形成されている。トランジスタQ1〜Q5はラ
テラルPNPトランジスタであり、トランジスタ
Q6，Q7はバーチカルNPNトランジスタである。
第９図の実施例と特に異なるのは、PNPトラン
ジスタQ3，Q5にはNPNトランジスタQ6，Q7がそ
れぞれ接続され、両トランジスタQ6，Q7のエミ
ツタにはバイアス電圧VBが供給されている。
PNPトランジスタQ1，Q4にはそれぞれ等価的に
寄生PNPトランジスタQP1，QP4が接続されてい
る。特に、PNPトランジスタQ1，Q4および寄生
PNPトランジスタQP1，QP4は第８図の断面図に
示される如く構成されている。かかる実施例にお
いても、Iio1＞Iio2あるいはIio1＜Iio2の場合に、負
荷４０へのトランジスタ飽和ISATの流入を低減す
ることが可能となる。
第１１図は本発明の第四の実施例による複数の
入力電流の最大値を検出するための電気回路の等
価回路であり、二点鎖線IC内部の回路素子はモ
ノリシツク半導体集積回路のシリコン・チツプ内
部に形成されている。トランジスタQ1，Q2，Q4
はラテラルPNPトランジスタであり、トランジ
スタQ3，Q5はバーチカルNPNトランジスタであ
る。PNPトランジスタQ1，Q4のそれぞれのベー
スとコレクタとはNPNトランジスタQ3，Q5のコ
レクタ・エミツタ経路を介して接続され、両トラ
ンジスタQ3，Q5のベースにはバイアス電圧VBが
供給されている。PNPトランジスタQ1，Q4には
それぞれ等価的に寄生PNPトランジスタQP1，
QP4が接続されている。特に、PNPトランジスタ
Q1，Q4および寄生PNPトランジスタQP1，QP4は
第８図の断面図に示される如く構成されている。
かかる実施例においても、Iio1＞Iio2あるいはIio1＜
Iio2の場合に、負荷４０へのトランジスタ飽和ISAT
の流入を低減することが可能である。
第１２Ａ図および第１２Ｂ図は本発明の他の実
施例にる信号処理回路の回路図を示している。か
かる信号処理回路はCX（Compatible
Expansion）方式エキスパンダであり、レコード
あるいは光学式ビデオ・デイスクの音声系統の雑
音低減に有効である。
二点鎖線IC内部の回路素子はモノリシツク半
導体集積回路のシリコン・チツプ内部に形成さ
れ、それ以外の回路素子はデイスクリート部品に
よつて構成されている。
CX方式のコンプレツサによつて圧縮された右
チヤネル音声入力信号と左チヤンネル音声入力信
号とはそれぞれ結合キヤパシタC100，C101を介し
て１番端子と２番端子とに供給されるとともに、
それぞれ第１入力増幅器１、第２入力増幅器１
２２によつて増幅される。
第１入力増幅器１はトランジスタQ1〜Q12、
抵抗R1〜R14、位相補償キヤパシタC1によつて構
成され、第２入力増幅器１２２はトランジスタ
Q13〜Q24、抵抗R15〜R26、位相補償キヤパシタ
C2によつて構成されている。
16番端子から得られる第１入力増幅器１の出
力信号は結合キヤパシタC102を介して第１全波整
流器１２３の入力端子である15番端子に供給さ
れ、14番端子から得られる第２入力増幅器１２２
の出力信号は結合キヤパシタC103を介して第２全
波整流器１２４の入力端子である13番端子に供給
される。
第１全波整流器１２３はトランジスタQ25〜
Q33，Q35〜Q37、抵抗R29〜R53、位相補償キヤパ
シタC3によつて構成されることによりノードN1
に第１全波整流電流が得られ、第２全波整流器１
２４はトランジスタQ38〜Q46，Q48〜Q50、抵抗
R38〜R46、位相補償キヤパシタC4によつて構成
されることによりノードN2に第２全波整流が得
られる。
最大電流検出回路１２５はPNPトランジスタ
Q34，Q51，Q53によつて構成された第１電流ミラ
ー回路１２５ＡとPNPトランジスタQ47，Q51，
Q52によつて構成された第２電流ミラー回路１２
５Ｂとを含んでいる。第１電流ミラー回路１２５
Ａと第２電流ミラー回路１２５Ｂの共通出力端子
N3には負荷抵抗R47が接続されている。PNPト
ランジスタQ34，Q47はそれぞれ第８図の断面図
のラテラルPNPトランジスタQ1，Q4に示される
如く形成されているので、上述の各実施例と同様
にPNPトランジスタQ34，Q47にはそれぞれ等価
的に寄生PNPトランジスタが接続されたものと
なる。従つてノードN1の第１全波整流電流がノ
ードN2の第２全波整流電流より大きい場合もし
くはこれと逆の場合に上記二つの寄生PNPトラ
ンジスタのいずれか一方が導通して、負荷R47へ
のPNPトランジスタQ34あるいはQ47のトランジ
スタ飽和電流ISATの流入を低減することが可能と
なる。
負荷R47に生じた最大電流検出出力信号は配線
L4を介してピーク検出回路１２６の入力（トラ
ンジスタQ84のベース）に供給される。かかるピ
ーク検出回路１２６はトランジスタQ84〜Q107、
抵抗R66〜R84、位相補償キヤパシタC5，C6、ピ
ーク保持キヤパシタC106によつて構成され、12番
端子にピーク保持電圧が発生する。
この12番端子に生じたピーク保持電圧は、トラ
ンジスタQ108〜Q114、抵抗R8，R86によつて構成
された低出力インピーダンス・バツフア回路１２
７を介して11番端子に伝達される。
10番端子と11番端子にはトランジスタQ115，
Q116、抵抗R87，R86，R108〜R110、キヤパシタ
C107，C108によつて構成された時定数回路１２８
が接続されている。抵抗R87とキパシタC108とつ
て約30msecの立ち上がり時定数が決定され、抵
抗R88とキヤパシタC108とによつて約200ｍescの
減衰時定数が決定される。
５番端子に接続された制御スイツチSWによつ
て制御される第１制御回路１２９は、トランジス
タQ117〜Q125、抵抗R89〜R97によつて構成されて
いる。制御スイツチSWがオン状態になると、第
１制御回路１２９のトランジスタQ120はオフ状
態、トランジスタQ121はオン状態、トランジスタ
Q124，Q125はオフ状態となる。この時、トランジ
スタQ126〜Q134、抵抗R98，R99，R200〜R203によ
つて構成されたスイツチング型低出力インピーダ
ンス・バツフア回路１３０のトランジスタQ130は
オン状態、トランジスタQ133はオフ状態となる。
従つて、10番端子の電圧はバツフア回路１３０の
トランジスタQ126〜Q129と抵抗R203とを介して第
２制御回路１３１の入力端子（トランジスタQ135
のベース）に伝達される。
一方、第２制御回路１３１はトランジスタQ135
〜Q148、R204〜R211、位相補償キヤパシタC7によ
り構成されている。トランジスタQ149〜Q152、抵
抗R212〜R215によつて構成された第１バイアス回
路１３２は一定電圧を抵抗R211に供給する。
11番端子に接続されたキヤパシタC107、抵抗
R103，R109はハイ・パス・フイルタを構成し、抵
抗R108，R109の共通接続点におけるハイ・パス・
フイルタ出力信号は９番端子を介してトランジス
タQ148のベースに伝達される。トランジスタ148
のコレクタに接続されたトランジスタQ145〜Q147
は電流ミラー回路を構成するため、10番端子から
伝達された信号と11番端子から伝達された信号と
は第２制御回路１３１の入力端子（トランジスタ
Q135のベース）において互いに加算される。この
加算信号はPNPトランジスタQ141，Q142のコレ
クタに伝達され、さらに配線L6を介して第３制
御回路１３３に伝達される。
第３制御回路１３３はトランジスタQ153，
Q154、R216によつて構成され、トランジスタQ153
のエミツタより制御出力信号が得られる。
第１可変利得増幅回路１３４はトランジスタ
Q54〜Q68、R48〜R56によつて構成され、その利
得はトランジスタQ65のコレクタ電流値によつて
変化する。同様に第２可変利得増幅回路１３５は
トランジスタQ69〜Q83、抵抗R57〜R65によつて
構成され、その利得はトランジスタQ30のコレク
タ電流値によつて変化する。
かくして、第１可変利得増幅回路１３４は16番
端子の第１入力増幅器１の出力信号を可変増幅
して４番端子に伝達し、第２可変利得増幅回路１
３５は14番端子の第２入力増幅器１２２の出力信
号を可変増幅して３番端子に伝達するため、CX
方式のエキスパンダとしての信号処理回路により
伸長された右チヤンネル音声出力信号と左チヤン
ネル音声出力信号とを得ることができる。
第２バイアス回路１３６はトランジスタQ155〜
Q160、ツエナー・ダイオードZD、抵抗R217〜
R223により構成され、複数のバイアス電圧を発生
する。
第３バイアス回路１３７はトランジスタQ161〜
Q163，R224，R225によつて構成され、トランジス
タQ163のベースにバイアス電圧Vb1を発生する。
トランジスタQ164〜Q170、抵抗R226，R227によ
つて構成されたバツフア回路１３８は抵抗R219，
R220の共通接続点のバイアス電圧をトランジスタ
Q169，Q170のエミツタに低出力インピーダンスで
伝達し、トランジスタQ171〜Q177、抵抗R228，
R229によつて構成されたバツフア回路１３９は抵
抗R220，R221の共通接続点のバイアス電圧をラン
ジスタQ176，Q177のエミツタに低出力インピーダ
ンスで伝達する。
従つて、この信号処理回路がCX方式のエキス
パンダとして動作する場合、第１可変利得増幅器
１３４の利得と第２可変利得増幅器１３５の利得
は同時にノードN1と１全波整流電流とノードN2
の第２全波整流電流のいずれか大きな方の電流に
よつて決定されるため、高精度のCX方式のエキ
スパンダを得ることができる。
尚、５番端子に接続された制御スイツチSWが
オフ状態となると、第１制御回路１２９のトラン
ジスタQ120はオン状態、トランジスタQ121はオフ
状態、トランジタQ124，Q125はオン状態となり、
かかる信号処理回路はCX方式のエキスパンダと
しての動作を停止する。
以上説明した本発明の各実施例は、当業者の常
識範囲において種々の変形実施形態を採用するこ
とができる。
例えば第１２Ａ図中の最大電流検出回路１２５
として、第７図、第９図、第１０図および第１１
図のいずれかひとつの実施例による電気回路が利
用できることは明らかである。
【図面の簡単な説明】
第１図、第２図、第３図および第４図は本発明
に先立つて本発明者によつて検討された電気回路
を示し、第５図は第４図の回路動作を実験するた
めの測定回路であり、第６図は第５図の測定回路
による実験結果を示す特性図であり、第７図は本
発明の一実施例による電気回路の等価回路であ
り、第８図は上記一実施例による電気回路の半導
体集積回路の要部断面図であり、第９図は本発明
の第二の実施例による電気回路の等価回路であ
り、第１０図は本発明の第三の実施例による電気
回路の等価回路であり、第１１図は本発明の第四
の実施例による電気回路の等価回路であり、第１
２Ａ図および第１２Ｂ図は本発明の他の実施例に
よる信号処理回路の回路図である。 １４……第１電流ミラー回路、１５……第２電
流ミラー回路、……第１入力端子、……第２
入力端子、２３……共通出力端子、Q1……第１
入力トランジスタ、Q3……第１結合トランジス
タ、Q2……出力トランジスタ、Q4……第２入力
トランジスタ、Q5……第２結合トランジスタ、
８００……Ｐ型半導体基板、８０４……Ｎ型半導
体層、８０７，８０９……Ｐ型半導体層、Iio1…
…第１入力電流、Iio2……第２入力電流、IOUT……
出力電流。

Claims (1)

  1. 【特許請求の範囲】 １ 第１入力トランジスタQ1と第１結合トラン
    ジスタQ3と出力トランジスタQ2とにより構成さ
    れるとともに、上記第１入力トランジスタQ1の
    エミツタと上記出力トランジスタQ2のエミツタ
    が接続され、上記第１入力トランジスタQ1のベ
    ースと上記出力トランジスタQ2のベースとが接
    続され、上記第１結合トランジスタQ3を介して
    上記第１入力トランジスタQ1のコレクタとベー
    スとが接続され、上記第１入力トランジスタQ1
    のコレクタに第１入力端子が接続され、上記出
    力トランジスタQ2のコレクタに出力端子〓〓が接
    続されてなる第１電流ミラー回路１４を具備し； 第２入力トランジスタQ4と第２結合トランジ
    スタQ5と上記出力トランジスタQ2とにより構成
    されるとともに、上記第２入力トランジスタQ4
    のエミツタと上記出力トランジスタQ2のエミツ
    タが接続され、上記第２入力トランジスタQ4の
    ベースと上記出力トランジスタQ2のベースとが
    接続され、上記第２結合トランジスタQ5を介し
    て上記第２入力トランジスタQ4のコレクタとベ
    ースとが接続され、上記第２入力トランジスタの
    コレクタに第２入力端子が接続され、上記第１
    電流ミラー回路１４の上記出力端子と共通な出力
    端子〓〓を有する第２電流ミラー回路１５を具備
    し； 上記第１入力トランジスタQ1のベースと上記
    第２入力トランジスタQ4のベースとはＰ型半導
    体基板８００上のＮ型半導体層８０４によつて構
    成され、上記第１入力トランジスタQ1のコレク
    タと上記第２入力トランジスタQ4のコレクタと
    は上記Ｎ型半導体層８０４内に形成された第1P
    型半導体層８０７と第2P型半導体層８０９とに
    よつてそれぞれ構成され； 上記第１入力端子には第１入力電流Iio1が供
    給され上記第２入力端子には第２入力電流Iio2
    が供給されることにより、上記二つの入力電流
    Iio1，Iio2のいずれか大きな値に比例した出力電流
    IOUTを上記共通の出力端子〓〓より得ることを特徴
    とする電気回路。 ２ 第１入力信号を増幅するための第１入力増幅
    器１２１を具備し； 第２入力信号を増幅するための第２入力増幅器
    １２２を具備し； 上記第１入力増幅器１２１の交流出力信号より
    第１整流電流を得るための第１整流器１２３を具
    備し； 上記第２入力増幅器１２２の交流出力信号より
    第２整流電流を得るための第２整流器１２４を具
    備し； 上記第１と第２整流電流のいずれか大きな値に
    比例した出力信号を得るための最大電流検出回路
    １２５を具備し； その入力端子が上記最大電流検出回路１２５の
    出力端子に接続されたピーク検出回路１２６を具
    備し； その入力端子が上記ピーク検出回路１２６の出
    力端子に接続された時定数回路１２８を具備し； その入力端子に上記第１入力増幅器１２１の出
    力信号が印加されるとともにその利得が上記時定
    数回路１２８の出力信号によつて制御されること
    によつてその出力端子より第１伸長出力信号を得
    る如く構成された第１可変利得増幅回路１３４を
    具備し； その入力端子に上記第２入力増幅器１２２の出
    力信号が印加されるとともにその利得が上記時定
    数回路１２８の上記出力信号によつて制御される
    ことによつてその出力端子より第２伸長出力信号
    を得る如く構成された第２可変利得増幅回路１３
    ５を具備してなる信号処理回路であつて： 上記最大電流検出回路１２５は； (1) 第１入力トランジスタQ34と第１結合トラン
    ジスタQ53と出力トランジスタQ51とによつて
    構成されるとともに上記第１入力トランジスタ
    Q34のエミツタと上記出力トランジスタQ51の
    エミツタとが接続され、上記第１入力トランジ
    スタQ34のベースと上記出力トランジスタQ51
    のベースとが接続され、上記第１結合トランジ
    スタQ53を介して上記第１入力トランジスタ
    Q34のコレクタとベースとが接続され、上記第
    １入力トランジスタQ34のコレクタに第１入力
    端子N1が接続され、上記出力トランジスタQ51
    のコレクタに上記出力端子N3が接続されてな
    る第１電流ミラー回路１２５Ａを有し； (2) 第２入力トランジスタQ47と第２結合トラン
    ジスタQ52と上記出力トランジスタQ51とによ
    つて構成されるとともに上記第２入力トランジ
    スタQ47のエミツタと上記出力トランジスタ
    Q51のエミツタが接続され、上記第２入力トラ
    ンジスタQ47のベースと上記出力トランジスタ
    Q51のベースとが接続され、上記第２結合トラ
    ンジスタQ52を介して上記第２入力トランジス
    タQ47のコレクタとベースとが接続され、上記
    第２入力トランジスタQ47のコレクタに第２入
    力端子N2が接続され、上記出力トランジスタ
    Q51のコレクタに上記出力端子N3が接続されて
    なる第２電流ミラー回路１２５Ｂを有し； (3) 上記第１入力トランジスタQ34のベースと上
    記第２入力トランジスタQ47のベースとはＰ型
    半導体基板８００上のＮ型半導体層８０４によ
    つて構成され、上記第１入力トランジスタQ34
    のコレクタと上記第２入力トランジスタQ47の
    コレクタとは上記Ｎ型半導体層８０４内に形成
    された第1P型半導体層８０７と第2P型半導体
    層８０９とによつてそれぞれ構成され； (4) 上記第１入力端子N1には上記第１整流電流
    が供給され、 (5) 上記第２入力端子N2には上記第２整流電流
    が供給されたことを特徴とする信号処理回路。
JP57062439A 1982-04-16 1982-04-16 電気回路及びそれを用いた信号処理回路 Granted JPS58181306A (ja)

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DE8282112038T DE3275894D1 (en) 1982-04-16 1982-12-27 An electric circuit for detecting the maximum value of a plurality of input currents and a signal processing circuit employing it.
EP82112038A EP0091996B1 (en) 1982-04-16 1982-12-27 An electric circuit for detecting the maximum value of a plurality of input currents and a signal processing circuit employing it.
KR1019830001318A KR910004501B1 (ko) 1982-04-16 1983-03-31 전기 회로 및 그것을 사용한 신호 처리 회로

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US3867685A (en) * 1973-06-01 1975-02-18 Rca Corp Fractional current supply

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EP0091996A1 (en) 1983-10-26
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