JPH046025B2 - - Google Patents
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- Publication number
- JPH046025B2 JPH046025B2 JP60175292A JP17529285A JPH046025B2 JP H046025 B2 JPH046025 B2 JP H046025B2 JP 60175292 A JP60175292 A JP 60175292A JP 17529285 A JP17529285 A JP 17529285A JP H046025 B2 JPH046025 B2 JP H046025B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
- valid flag
- address
- address translation
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔概要〕
TLBに関係すると思われる障害が発生した場
合の切分け処理時に、TLBを用いずにテーブル
でアドレス変換を行うTLB無効モード動作が実
行されるが、その際に、テーブルで変換された実
アドレスを使用するまで一時的に保持しておく手
段としてTLBを利用する。このためTLB有効ビ
ツトを設け、TLBを一時的に有効化する制御を
行う。
合の切分け処理時に、TLBを用いずにテーブル
でアドレス変換を行うTLB無効モード動作が実
行されるが、その際に、テーブルで変換された実
アドレスを使用するまで一時的に保持しておく手
段としてTLBを利用する。このためTLB有効ビ
ツトを設け、TLBを一時的に有効化する制御を
行う。
本発明は、論理アドレスを高速に実アドレスに
変換する手段としてTLBを有する情報処理装置
に関するものであり、特にTLB無効モード時の
制御機構に関する。
変換する手段としてTLBを有する情報処理装置
に関するものであり、特にTLB無効モード時の
制御機構に関する。
第３図は、本発明が対象とする情報処理装置の
アドレス変換機構の基本的な構成を示したもので
ある。
アドレス変換機構の基本的な構成を示したもので
ある。
図において３１は論理アドレスレジスタ、３２
はTLB、３２１は論理アドレスLA、３２２はキ
ーkey、３２３は実アドレスRA、３２４はエン
トリ、３３は比較部、３４は動的アドレス変換
部、３５はキーチエツク部、BSはバツフア記憶
装置、MSUは主記憶装置、STOはセグメントテ
ーブル先頭アドレスを表す。
はTLB、３２１は論理アドレスLA、３２２はキ
ーkey、３２３は実アドレスRA、３２４はエン
トリ、３３は比較部、３４は動的アドレス変換
部、３５はキーチエツク部、BSはバツフア記憶
装置、MSUは主記憶装置、STOはセグメントテ
ーブル先頭アドレスを表す。
この機構を用いて行われるアドレス変換動作
は、次の通りである。
は、次の通りである。
論理アドレスレジスタ３１に設定された論理ア
ドレスLAは、まずTLB３２に送られ、参照が行
われる。TLB内に該当するエントリ（アドレス
変換対）が登録されていれば、それを利用して高
速にアドレス変換する。
ドレスLAは、まずTLB３２に送られ、参照が行
われる。TLB内に該当するエントリ（アドレス
変換対）が登録されていれば、それを利用して高
速にアドレス変換する。
比較部３３は、TLB内に同じ論理アドレスを
もつエントリの有無を検出し、一致するものがあ
ればヒツト（Hit）を出力し、一致するものがな
ければミス（Miss）を出力する。
もつエントリの有無を検出し、一致するものがあ
ればヒツト（Hit）を出力し、一致するものがな
ければミス（Miss）を出力する。
TLB３２においてヒツトが得られた場合には、
読み出されたエントリ３２４中のキーKey３２２
キーチエツク部３５でアクセス保護の有無が調べ
られ、アクセス可であれば、同じエントリ３２４
中の実アドレスRA３２３が、バツフア記憶装置
BSあるいは主記憶装置MSUに送られ、アクセス
が実行される。
読み出されたエントリ３２４中のキーKey３２２
キーチエツク部３５でアクセス保護の有無が調べ
られ、アクセス可であれば、同じエントリ３２４
中の実アドレスRA３２３が、バツフア記憶装置
BSあるいは主記憶装置MSUに送られ、アクセス
が実行される。
またTLB３２においてミスとなつた場合には、
論理アドレスLAは動的アドレス変換部３４へ送
られ、セグメントテーブルおよびページテーブル
を用いたアドレス変換処理が実行される。
論理アドレスLAは動的アドレス変換部３４へ送
られ、セグメントテーブルおよびページテーブル
を用いたアドレス変換処理が実行される。
このとき動的アドレス変換部３４でアドレス変
換された結果の物理アドレスRAと元の論理アド
レスLAとは、TLB３２に登録され、同時にその
実アドレスRAを用いて主記憶装置MSUからキ
ーKeyがフエツチされ、TLB３２に併せて登録
される。
換された結果の物理アドレスRAと元の論理アド
レスLAとは、TLB３２に登録され、同時にその
実アドレスRAを用いて主記憶装置MSUからキ
ーKeyがフエツチされ、TLB３２に併せて登録
される。
次に、元の論理アドレスLAを用いてTLB３２
を参照する。今度はTLBヒツトとなるので、
TLB３２から該当するエントリ３２４のキー
Key３２２を読み出してキーチエツク部３５でチ
エツクし、アクセス可であれば、その実アドレス
RA３２３をBSあるいはMSUへ送出し、主記憶
アクセスを実行させる。
を参照する。今度はTLBヒツトとなるので、
TLB３２から該当するエントリ３２４のキー
Key３２２を読み出してキーチエツク部３５でチ
エツクし、アクセス可であれば、その実アドレス
RA３２３をBSあるいはMSUへ送出し、主記憶
アクセスを実行させる。
このようにしてTLBミスの場合には、動的ア
ドレス変換部３４でアドレス変換した結果を一旦
TLBに登録し、再参照して得られた実アドレス
を用いて主記憶アクセスが実行される。
ドレス変換部３４でアドレス変換した結果を一旦
TLBに登録し、再参照して得られた実アドレス
を用いて主記憶アクセスが実行される。
ところでTLB３２は、ページリングなどによ
りパージTLBが実行されて内容の入れ替えが行
われることがあるが、何んらかの原因でエントリ
のクリヤが不完全であつたりすると、その後の
TLB参照で誤つた変換出力を生じる場合がある。
りパージTLBが実行されて内容の入れ替えが行
われることがあるが、何んらかの原因でエントリ
のクリヤが不完全であつたりすると、その後の
TLB参照で誤つた変換出力を生じる場合がある。
このような場合、情報処理装置では、エラー原
因がソフトによるものかハードによるものかを切
分ける手段として、TLBの使用を停止するTLB
無効モードを用意している。
因がソフトによるものかハードによるものかを切
分ける手段として、TLBの使用を停止するTLB
無効モードを用意している。
従来のTLB無効モードにおける動作には、次
の２つの方式がある。
の２つの方式がある。
主記憶アクセスごと必ず動的にアドレス変換
部でアドレス変換を行い、変換された実アドレ
スを用いて主記憶をアクセスする。このとき変
換された実アドレスはTLBに登録しない。
部でアドレス変換を行い、変換された実アドレ
スを用いて主記憶をアクセスする。このとき変
換された実アドレスはTLBに登録しない。
主記憶アクセスごとに必ず動的アドレス変換
部でアドレス変換を行い、変換された実アドレ
スは一旦レジスタに格納する。次にその実アド
レスを用いて主記憶からキーをフエツチし、キ
ーチエツクを行う。その結果がアクセス可であ
れば、レジスタの実アドレスを用いて主記憶ア
クセスを実行する。
部でアドレス変換を行い、変換された実アドレ
スは一旦レジスタに格納する。次にその実アド
レスを用いて主記憶からキーをフエツチし、キ
ーチエツクを行う。その結果がアクセス可であ
れば、レジスタの実アドレスを用いて主記憶ア
クセスを実行する。
上述した従来のTLB無効モード時の動作方式
では、の方式の場合、第３図に示すように、動
的アドレス変換部からの変換後のアドレスを
TLBに登録するためのパスと、主記憶装置MSU
へ転送するためのパスとが必要となり、制御も通
常モード時とは異なるという欠点があり、またキ
ーチエツクができないという問題があつた。
では、の方式の場合、第３図に示すように、動
的アドレス変換部からの変換後のアドレスを
TLBに登録するためのパスと、主記憶装置MSU
へ転送するためのパスとが必要となり、制御も通
常モード時とは異なるという欠点があり、またキ
ーチエツクができないという問題があつた。
またの方式の場合、変換後のアドレスを一時
的に保持する特別のレジスタと、さらにそのアド
レスが目的のアドレスであるかどうかを判定する
ための、論理アドレスとセグメントテーブル先頭
アドレスSTO等の比較回路とが必要とされると
いう問題があつた。
的に保持する特別のレジスタと、さらにそのアド
レスが目的のアドレスであるかどうかを判定する
ための、論理アドレスとセグメントテーブル先頭
アドレスSTO等の比較回路とが必要とされると
いう問題があつた。
本発明は、TLB無効モード時の動作を、通常
モード時のTLBミスの場合の動作を基本にして
行うようにしたもので、TLBの１つのエントリ
を一時的に変換後のアドレス保持用レジスタとし
て使用するものである。しかし、本来的に無効状
態のTLBを一時的に有効化する制御が必要とな
る。
モード時のTLBミスの場合の動作を基本にして
行うようにしたもので、TLBの１つのエントリ
を一時的に変換後のアドレス保持用レジスタとし
て使用するものである。しかし、本来的に無効状
態のTLBを一時的に有効化する制御が必要とな
る。
このため、１ビツトのTLB有効ビツトを設け、
通常はオフにしておく。
通常はオフにしておく。
主記憶アクセス時にTLBミスとなつたとき、
テーブルを用いてアドレス変換し、その結果のデ
ータを通常のパスを介してTLBに一旦登録し、
TLB有効フラグをオンにセツトする。そして
TLBに登録したデータを使用した後、TLB有効
ビツトをオフにリセツトする。
テーブルを用いてアドレス変換し、その結果のデ
ータを通常のパスを介してTLBに一旦登録し、
TLB有効フラグをオンにセツトする。そして
TLBに登録したデータを使用した後、TLB有効
ビツトをオフにリセツトする。
第１図は、本発明の原理的構成を示す概念図で
ある。
ある。
図において、１１は論理アドレスレジスタ、１
２はTLB、１２１は論理アドレスLA、１２２は
キーKey、１２３は実アドレスRA、１２４は
TLB内有効フラグ、１２５はエントリ、１４は
動的アドレス変換部、１６はTLB有効フラグを
表す。
２はTLB、１２１は論理アドレスLA、１２２は
キーKey、１２３は実アドレスRA、１２４は
TLB内有効フラグ、１２５はエントリ、１４は
動的アドレス変換部、１６はTLB有効フラグを
表す。
論理アドレスレジスタ１１には、主記憶アクセ
ス要求が生じたときに、論理アドレスLAが設定
される。
ス要求が生じたときに、論理アドレスLAが設定
される。
TLB１２の１つのエントリ１２５は、論理ア
ドレスLA１２１および実アドレスRA１２３か
らなるアドレス変換対と、キーKey１２２と、エ
ントリ自体の有効／無効を示すTLB内有効フラ
グ１２４とを含む。
ドレスLA１２１および実アドレスRA１２３か
らなるアドレス変換対と、キーKey１２２と、エ
ントリ自体の有効／無効を示すTLB内有効フラ
グ１２４とを含む。
動的アドレス変換部１４は、TLB参照失敗、
すなわちTLBミスとなつたとき、セグメントテ
ーブルおよびページテーブルを用いたアドレス変
換を行う。TLB無効モード動作時の主記憶アク
セスでは、必ず動的アドレス変換部１４によりア
ドレス変換が行われる。
すなわちTLBミスとなつたとき、セグメントテ
ーブルおよびページテーブルを用いたアドレス変
換を行う。TLB無効モード動作時の主記憶アク
セスでは、必ず動的アドレス変換部１４によりア
ドレス変換が行われる。
TLB有効フラグ１６は、本発明に固有のフラ
グであり、TLB無効モード動作時に、TLB１２
を一時的に使用可能にする制御のために用いられ
る。TLB有効フラグ１６は、TLB無効モード指
定時にオフにリセツトされる。
グであり、TLB無効モード動作時に、TLB１２
を一時的に使用可能にする制御のために用いられ
る。TLB有効フラグ１６は、TLB無効モード指
定時にオフにリセツトされる。
TLB有効フラグ１６は、TLBミスにより動的
アドレス変換部１４に対するアドレス変換要求が
発生した場合にオンにセツトする。そして動的ア
ドレス変換部１４がアドレス変換を行い、結果を
TLB１２に一時保持して、次のTLB参照がヒツ
トとなり、主記憶アクセスが実行されるが、
TLBのエントリ使用が終了したときに、TLB有
効フラグ１６をオフにリセツトする。
アドレス変換部１４に対するアドレス変換要求が
発生した場合にオンにセツトする。そして動的ア
ドレス変換部１４がアドレス変換を行い、結果を
TLB１２に一時保持して、次のTLB参照がヒツ
トとなり、主記憶アクセスが実行されるが、
TLBのエントリ使用が終了したときに、TLB有
効フラグ１６をオフにリセツトする。
TLBミスによるアドレス変換要求は、TLB有
効フラグがオフのとき、あるいはTLB有効フラ
グはオンであるが、エントリのTLB内有効フラ
グがオフのときに生じさせる。
効フラグがオフのとき、あるいはTLB有効フラ
グはオンであるが、エントリのTLB内有効フラ
グがオフのときに生じさせる。
そしてTLB有効フラグがオンでかつエントリ
のTLB内有効フラグもオンのときにTLB参照成
功、すなわちTLBヒツトとする。
のTLB内有効フラグもオンのときにTLB参照成
功、すなわちTLBヒツトとする。
第１図に示された本発明の構成のTLB無効モ
ード時の動作手順は、、次のないしのように
行われる。
ード時の動作手順は、、次のないしのように
行われる。
まず主記憶アクセス要求が発生すると、論理
アドレスレジスタ１１の論理アドレスLAを
TLB１２に転送し、参照するが、その際、
TLB有効フラグ１６がオフかオンかにしたが
つて、またはが実行される。
アドレスレジスタ１１の論理アドレスLAを
TLB１２に転送し、参照するが、その際、
TLB有効フラグ１６がオフかオンかにしたが
つて、またはが実行される。
最初の状態では、TLB有効フラグ１６がオ
フであるからTLBミスとなり、必ず動的アド
レス変換部１４によるアドレス変換が行われ
る。
フであるからTLBミスとなり、必ず動的アド
レス変換部１４によるアドレス変換が行われ
る。
′ このとき、TLB有効フラグ１６をオンにセ
ツトする。
ツトする。
動的アドレス変換部１４は、アドレス変換を
実行する。アドレス変換結果は、TLB１２の
エントリ１２５に登録される。また同時に、主
記憶装置から実アドレスRAに対応するキー
Keyをフエツチし、登録する。
実行する。アドレス変換結果は、TLB１２の
エントリ１２５に登録される。また同時に、主
記憶装置から実アドレスRAに対応するキー
Keyをフエツチし、登録する。
′ このとき、登録されたエントリ１２５の
TLB内有効フラグ１２４は、オンにセツトさ
れる。
TLB内有効フラグ１２４は、オンにセツトさ
れる。
再びTLB参照動作を実行し、TLB有効フラ
グ１６を調べる。このフラグは、′で既にオ
ンにされているので、TLB１２からエントリ
１２５が読み出される。
グ１６を調べる。このフラグは、′で既にオ
ンにされているので、TLB１２からエントリ
１２５が読み出される。
読み出されたエントリ１２５のTLB内有効
フラグ１２４は′でオンとなつているので、
キーKey１２２がチエツクされ、主記憶アクセ
ス可能であれば、バツフア記憶装置あるいは主
記憶装置に実アドレスRAが転送される。
フラグ１２４は′でオンとなつているので、
キーKey１２２がチエツクされ、主記憶アクセ
ス可能であれば、バツフア記憶装置あるいは主
記憶装置に実アドレスRAが転送される。
′ このとき、TLB有効フラグ１６をオフにリ
セツトする。
セツトする。
バツフア記憶装置あるいは主記憶装置による
アクセス動作が実行される。
アクセス動作が実行される。
以上のようにして、主記憶アクセスごとに、
TLB１２は１回だけ有効に使用される。
TLB１２は１回だけ有効に使用される。
第２図Ａは本発明の１実施例の構成図であり、
第２図Ｂはその動作を示すタイミング図である。
第２図Ｂはその動作を示すタイミング図である。
第２図Ａにおいて、１１，１２，１２１ないし
１２５，１４，１６で示される要素は第１図と共
通の要素であり、また１３は比較部、１５はキー
チエツク部、１７はAND回路を表している。
１２５，１４，１６で示される要素は第１図と共
通の要素であり、また１３は比較部、１５はキー
チエツク部、１７はAND回路を表している。
なお第１図で説明した上記各要素の動作機能に
ついては、ここでは重複を避けるため説明を省略
する。
ついては、ここでは重複を避けるため説明を省略
する。
また比較部１３およびキーチエツク部１５の各
動作機能も、第３図で説明した従来例の比較部３
３およびキーチエツク部３５に対応するものであ
る。
動作機能も、第３図で説明した従来例の比較部３
３およびキーチエツク部３５に対応するものであ
る。
比較部１３は、通常モード時の動作において、
論理アドレスレジスタ１１から転送されて論理ア
ドレスLAとTLB１２から読み出される。各エン
トリ１２５の論理アドレスLAとを比較し、一致
が得られた場合にTLBヒツト、不一致の場合に
TLBミスを出力する。
論理アドレスレジスタ１１から転送されて論理ア
ドレスLAとTLB１２から読み出される。各エン
トリ１２５の論理アドレスLAとを比較し、一致
が得られた場合にTLBヒツト、不一致の場合に
TLBミスを出力する。
またTLB無効モード時の動作においては、比
較部１３はAND回路１７の出力が“１”のとき
TLBヒツトを出力し、“０”のときTLBミスを
出力する。
較部１３はAND回路１７の出力が“１”のとき
TLBヒツトを出力し、“０”のときTLBミスを
出力する。
AND回路１７の２つの入力の一方はTLB有効
フラグ１６の内容Ａであり、他方はTLBのエン
トリのTLB内有効フラグ１２４の内容Ｂである。
したがつて、TLB無効モード時におけるTLBヒ
ツトはＡ・Ｂで表わされ、そしてTLBミスは
＋で表される。
フラグ１６の内容Ａであり、他方はTLBのエン
トリのTLB内有効フラグ１２４の内容Ｂである。
したがつて、TLB無効モード時におけるTLBヒ
ツトはＡ・Ｂで表わされ、そしてTLBミスは
＋で表される。
これによりTLB有効フラグ１６またはTLB内
有効フラグ１２４のいずれかがオフのときに
TLBミスを生じ、TLB有効フラグ１６とTLB内
有効フラグ１２４とがともにオンのときにTLB
ヒツトが生じる。
有効フラグ１２４のいずれかがオフのときに
TLBミスを生じ、TLB有効フラグ１６とTLB内
有効フラグ１２４とがともにオンのときにTLB
ヒツトが生じる。
TLBミスが生じると論理アドレスが動的アド
レス変換部１４に送られ、アドレス変換が実行さ
れる。またTLBヒツトが生じると、TLBから読
み出された実アドレスRAがバツフア記憶装置BS
のTAGあるいは主記憶装置MSUに転送される。
レス変換部１４に送られ、アドレス変換が実行さ
れる。またTLBヒツトが生じると、TLBから読
み出された実アドレスRAがバツフア記憶装置BS
のTAGあるいは主記憶装置MSUに転送される。
次に第２図Ｂのタイミング図にしたがつて動作
を説明する。
を説明する。
まず、t1で論理アドレスレジスタ１１に論理ア
ドレスLAが設定され、主記憶アクセス要求がな
される。しかしTLB参照では、TLB有効フラグ
１６がオフであるため、TLBミスが生じる。t2
でTLB有効フラグ１６をオンにセツトし、動的
アドレス変換部１４は、t6までの間にセグメント
テーブルおよびページテーブルを順にフエツチし
て、ページフレーム実アドレスPFRAを求める。
ドレスLAが設定され、主記憶アクセス要求がな
される。しかしTLB参照では、TLB有効フラグ
１６がオフであるため、TLBミスが生じる。t2
でTLB有効フラグ１６をオンにセツトし、動的
アドレス変換部１４は、t6までの間にセグメント
テーブルおよびページテーブルを順にフエツチし
て、ページフレーム実アドレスPFRAを求める。
t6でPFRAおよびバイトインデツクスBXを
TLB１２に書き込む。このとき、TLB内有効フ
ラグ１２４をオンにセツトする。
TLB１２に書き込む。このとき、TLB内有効フ
ラグ１２４をオンにセツトする。
t7で再びTLB参照を行う。今度はTLBヒツト
となるので、t8でバツフア記憶装置BSを読み出
して、主記憶アクセスを実行し、TLB有効フラ
グ１６をオフにリセツトする。
となるので、t8でバツフア記憶装置BSを読み出
して、主記憶アクセスを実行し、TLB有効フラ
グ１６をオフにリセツトする。
以上の動作が繰り返される。
本発明によれば、従来の装置に１ビツトの
TLB有効フラグを設けるだけの僅かなハードウ
エア増で、通常モードとTLB無効モードの基本
的な制御を共通化して実行することができ、構成
を簡素化することができる。
TLB有効フラグを設けるだけの僅かなハードウ
エア増で、通常モードとTLB無効モードの基本
的な制御を共通化して実行することができ、構成
を簡素化することができる。
第１図は本発明の原理的構成図、第２図Ａは本
発明の１実施例の構成図、第２図Ｂは第２図Ａに
示す実施例の動作タイミング図、第３図は従来例
の構成図である。 第１図中、１１：論理アドレスレジスタ、１
２：TLB、１４：動的アドレス変換部、１６：
TLB有効フラグ、１２１：論理アドレスLA、１
２２：キーKey、１２３：実アドレスRA、１２
４：TLB内有効フラグ、１２５：エントリ。
発明の１実施例の構成図、第２図Ｂは第２図Ａに
示す実施例の動作タイミング図、第３図は従来例
の構成図である。 第１図中、１１：論理アドレスレジスタ、１
２：TLB、１４：動的アドレス変換部、１６：
TLB有効フラグ、１２１：論理アドレスLA、１
２２：キーKey、１２３：実アドレスRA、１２
４：TLB内有効フラグ、１２５：エントリ。
Claims (1)
- 【特許請求の範囲】 １ アドレス変換を高速に行うためのTLB１２
を有する情報処理装置において、 TLB１２内の各エントリごとの有効または無
効を表すTLB内有効フラグ１２４と、TLB１２
全体の有効または無効を表すTLB有効フラグ１
６とを設け、 前期TLB有効フラグ１６は、主記憶アクセス
がTLB参照に失敗しアドレス変換が要求された
ときにオンにセツトし、また主記憶アクセスが
TLB参照に成功し主記憶アクセスが終了したと
きにオフにリセツトし、 また主記憶にアクセスするとき、TLB有効フ
ラグ１６がオフである場合、またはTLB有効フ
ラグ１６がオンでTLB内有効フラグ１２４がオ
フである場合にTLB参照失敗としてアドレス変
換を要求し、 そしてTLB有効フラグ１６がオンでTLB内有
効フラグ１２４がオンである場合にTLB参照成
功としてTLB１２内のアドレスを使用し、 主記憶アクセスごとにアドレス変換を行い、
TLB無効モード動作を実行することを特徴とす
るTLB制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175292A JPS6235952A (ja) | 1985-08-09 | 1985-08-09 | Ｔｌｂ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175292A JPS6235952A (ja) | 1985-08-09 | 1985-08-09 | Ｔｌｂ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235952A JPS6235952A (ja) | 1987-02-16 |
| JPH046025B2 true JPH046025B2 (ja) | 1992-02-04 |
Family
ID=15993562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175292A Granted JPS6235952A (ja) | 1985-08-09 | 1985-08-09 | Ｔｌｂ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235952A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9392893B2 (en) | 2014-01-19 | 2016-07-19 | Runway Blue, Llc | Closure for an opening in a lid |
| US11278139B2 (en) | 2014-01-19 | 2022-03-22 | Runway Blue, Llc | Lid for a container |
| US10004348B2 (en) | 2014-01-19 | 2018-06-26 | Runway Blue, Llc | Lid for a container |
| US10172488B2 (en) | 2014-01-19 | 2019-01-08 | Runway Blue, Llc | Lid for a container |
| CA3038973C (en) | 2016-10-11 | 2021-07-06 | Runway Blue, Llc | Containers and container closures |
-
1985
- 1985-08-09 JP JP60175292A patent/JPS6235952A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235952A (ja) | 1987-02-16 |
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