JPH046028B2

JPH046028B2 -

Info

Publication number: JPH046028B2
Application number: JP58203224A
Authority: JP
Inventors: Koji Kawate
Original assignee: Mazda Motor Corp
Current assignee: Mazda Motor Corp
Priority date: 1983-10-28
Filing date: 1983-10-28
Publication date: 1992-02-04
Also published as: JPS6095646A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、中央処理装置内蔵メモリーのモニ
ター装置に関するものである。

〔従来技術〕

近年、自動車においてエンジンの点火時期や空
燃比等をマイクロコンピユータを用いて制御する
ことが良く行なわれている。このような自動車の
各種制御装置の開発段階において、その制御プロ
グラムを評価するためには、エンジンの冷却水温
等の自動車の各種データを取り出す必要がある。
そしてこのように自動車の各種データを順次取り
出す方法としては、例えば特開昭57−22302号公
報に示されるように、自動車の運転状態を検出す
る各種センサからデータをひつぱつてきてこれを
蓄えていく方法があつた。しかるにこの方法では
各種センサから上記制御装置、即ちコントロール
ユニツトへ各種信号を導くための配線の他に、モ
ニター用の配線をひつぱらなければならず、構造
が複雑になるという問題があつた。

ところで上記のような制御装置においては、そ
れを構成するCPUの中に上記冷却水温等各種セ
ンサの出力を蓄えている場所があり、これをモニ
ターしてやれば上記のようにセンサからモニター
用の回線をひつぱらなくてもすむ。しかるに実車
に搭載される制御装置においては、上記CPUと
してはマスクタイプの１チツプCPUが用いられ、
この１チツプCPUはプログラム用メモリー
（ROM）とワーク用メモリー（RAM）とを１チ
ツプ内に内蔵したもので、データバス、アドレス
バスは外部に出てこないので、該１チツプCPU
の中身の状態は見ることができないという問題が
あつた。

そこで従来のこの問題に対する対策として以下
の２つの方法があつた。

まず第１の方法は、開発段階ではPROM内蔵
タイプの１チツプCPU、即ち、紫外線消去等の
特殊な方法により書き換え可能なROMを内蔵し
た１チツプCPUを使用することにより、不具合
状態を予測し、順次プログラムを変更していくと
いう方法であるが、この方法ではプログラムの変
更はできても内部のRAMはモニターできないと
いう問題が残つており、しかもプログラムを順次
変更しなければならないことから、多大な開発工
数を必要とするものである。

次に第２の方法は評価用ボードを用いる方法で
あつた。これは自動車に搭載されるコントロール
ユニツトから１チツプCPUを抜き、そこにこの
１チツプCPUとピンコンパチな基板を差し込み、
この基板の上に１チツプCPUと同等の機能を有
する汎用PROMを使用できる回路を組んでやる
方法である。そしてこのような基板に１チツプ
CPUをのせて、これを汎用CPUと同じようにデ
ータバス、アドレスバスが出てくる拡張モードで
使用し、このデータバス、アドレスバスを使用し
て１チツプCPUの内部RAMをモニターしようと
いうものである。

しかるにこの方法では、内部RAMをモニター
しているのは１チツプCPUの拡張モードでの使
用時であり、これは実車に搭載しての実際の使用
モードとは違い、そのためソフトも若干修正が必
要であり、この拡張モードでの評価は最終評価に
ならないという欠点があつた。また評価用ボード
をつける作業が必要で手間もかかるという欠点が
あつた。

ところで従来１チツプCPUの中にピギーバツ
クタイプの１チツプCPUがあり、これは１チツ
プCPUの中からROMだけを外に出し、親亀の上
に子亀を乗せるような形で、ROMを除いた１チ
ツプCPUの上にROMを乗せたものである。そし
てこのようなピギーバツクタイプの１チツプ
CPUではROMの代わりに汎用PROMを使用でき
るため、プログラムの修正もでき、またデータバ
ス、アドレスバスが外にのぞいていることから、
内部RAMのデータが簡単にモニターできるとい
うことが予測される。しかるにこのピギーバツク
タイプの１チツプCPUにおいて、チツプ内の
RAMをモニターしようとしても、外部にのぞい
ているアドレスバス、データバスは外付ROMへ
向かう外向きのアドレスバスとチツプ内へ向かう
内向きのデータバスだけであり、内部RAMをア
ドレスできるような内向きのアドレスバス、外向
きのデータバスがないので、やはり内部RAMの
モニターは簡単にできないものであつた。

そして本件出願人は、上述のピギーバツクタイ
プの１チツプCPUにおいては外付ROMの入出力
端子にアドレスバス及びデータバスが現われてい
ることに着眼し、ピギーバツクタイプ１チツプ
CPUの外付ROMのデータバスにモニターすべき
内蔵メモリーのアドレスを入力し、該データバス
のデータをチツプ内部の演算部でアドレスデータ
に変換してこれにより内蔵メモリーをアドレス指
定し、該メモリーから読み出したデータをアドレ
スデータに変換してそれを外付ROMのアドレス
バスにのせ、このアドレスバスから内蔵メモリー
のデータを取り出すようにしたモニター方法を既
に開発している（特願昭58−49959号）。

〔発明の目的〕

この発明は、かかる状況においてなされたもの
で、本件出願人の開発に係るモニター方法を実現
する１つの装置であるところの中央処理装置内蔵
メモリーのモニター装置を提供せんとするもので
ある。

〔発明の構成〕

そこでこの発明は、第１図の機能ブロツク図に
示されるように、制御手段３２によつて与えられ
るタイミングに、転送手段３１が、アドレス記憶
手段３０内のアドレスを中央処理装置７の第２の
メモリー８のデータバスラインを介して中央処理
装置７内のデータバスに転送し、制御手段３２が
上記データバスのデータをアドレスデータに変換
するとともに該アドレスデータに対応する第１の
メモリー２内のデータを特定形式のアドレスデー
タに変換してそれをアドレスバスにのせ、モニタ
ー手段３３が第２のメモリー８のアドレスバスラ
インから上記特定形式のアドレスデータを取り出
して該アドレスデータから第１のメモリー内のデ
ータを抽出し、又上記転送手段３１によつて所定
のデータが転送されたときに停止手段３４が上記
制御手段３２による処理を停止させるようにした
ものである。

〔実施例〕

以下本発明の一実施例を図について説明する。

第２図及び第３図は本発明の一実施例による中
央処理装置内蔵メモリーのモニター装置を示す。
第２図はその内蔵メモリーをモニターしようとす
るピギーバツクタイプの１チツプCPUを示し、
図において、１は通常は自動車の各種制御のため
のプログラムを実行し、所定のタイミングになつ
たときは第４図のフローに示すプログラムを実行
する演算部、２は自動車の運転状態を検出する各
種センサからの情報や、上記演算部１の実行の途
中結果等を記憶している書き換え可能な演算用
RAM（第１のメモリー）、３は８ビツトのデータ
バス、４は16ビツトのアドレスバス、５はデータ
入力回路、６はアドレス出力回路、７はこれらの
回路１〜６を搭載したチツプ、８はチツプ７に外
付されるEPROM（第２のメモリー）で、該
EPROM８のアドレスF800〜FFFFの記憶領域に
は各種制御のためのプログラムと、第４図のフロ
ーを実行するためのプログラムが記憶されてい
る。また該EPROM８のデータバス８ａ及びアド
レスバス８ｂは上記データ入力回路５及びアドレ
ス出力回路６に接続されている。なお図中９〜１
２はそれぞれ入出力回路であり、P10〜P17、
P20〜P24、P30〜P37、P40〜P47はそれぞれ上
記入出力回路９〜１２と接続された入出力ポート
である。また１３はSCI、１４はタイマー回路、
１５はモード回路、１６はマルチプレクサーであ
る。

そして第３図は本実施例のモニター装置を示
し、図において、８は上述のEPROM、１７は上
記RAM２のモニターしたいアドレスを複数有
し、第５，６図にフローに示すプログラムを実行
するデータ収集用CPU、１８はCPU１７の出力
ポート１７ａに現われるアドレスをEPROM８の
データバス８ａにのせる第１ゲート回路、１９は
CPU１７からの制御信号ACKをセツト入力とす
るRSフリツプフロツプ、２０はフリツプフロツ
プ１９のＱ出力をEPROM８のデータバス８ａに
のせる第２ゲート回路、２１はEPROM８のアド
レスバス８ｂからのアドレスデータの下位８ビツ
トをラツチし、それをCPU１７の入力ポート１
７ｂに送るラツチ回路、２２はデコーダ・タイミ
ング回路で、これはEPROM８のアドレスバスか
ら第１のアドレスデータ、例えばF0××（×は０
〜Ｆの任意の数字）を読み込んだときは上記第１
ゲート回路１８を開く制御信号ａを発生し、第２
のアドレスデータ、例えばF1××を読み込んだ
ときは上記ラツチ回路２１を作動させるとともに
上記RSフリツプフロツプ１９をリセツトする制
御信号ｂを発生し、さらに第３のアドレスデー
タ、例えばF2××を読み込んだときは上記第２
ゲート回路２０を開く制御信号ｃを発生するよう
になつており、又上記制御信号ｂはさらにCPU
１７のインターラプト端子１７ｃに加えられるよ
うになつている。なおは第１、第２ゲート回
路１８，２０からデータバス８ａにデータをのせ
るタイミングを調整するためのイネーブル信号で
ある。

そして以上のような構成において、上記演算部
１が第１図の制御手段３２及び停止手段３４の機
能を実現するものであり、上記データ収集用
CPU１７が第１図のアドレス記憶手段３０及び
モニター手段３３の機能を実現するものであり、
上記第１、第２ゲート回路１８，１９、フリツプ
フロツプ２０及びデコード・タイミング回路２２
が第１図の転送手段３１を構成している。

次に本装置のおおまかな動作について説明す
る。

データ収集用CPU１７は最初第５図のステツ
プ50の状態にあり、一方１チツプCPU内の演算
部１はアドレスデータF0××をアドレスバス４
にのせ（第４図のステツプ35）、デコード・タイ
ミング回路２２はEPROM８のアドレスバスライ
ン８ｂを介してアドレスデータを受け、該データ
がF0××であることを解読して第１ゲート回路
１８を開き、これによりモニターしたい内蔵
RAM２の８ビツトアドレスが、データ収集用
CPU１７からEPROM８のデータバスライン８
ａを介して１チツプCPU内のデータバス３に転
送される。そして上記演算部１は転送された８ビ
ツトアドレスを読み込んでこれを16ビツトアドレ
スデータに変換し、該16ビツトアドレスデータで
もつてRAM２をアドレス指定してRAM２内の
８ビツトのデータを読み出し、さらに該８ツトデ
ータを16ビツトデータF1××の下位８ビツトに
のせて該16ビツトデータをアドレスバス４にのせ
る（第４図のステツプ35〜41）。そして該16ビツ
トデータを上記デコード・タイミング回路２２が
EPROM８のアドレスバスライン８ｂを介して受
け、これがF1××であることを解読すると、ラ
ツチ回路２１が上記16ビツトデータF1××の下
位８ビツトからRAM２のデータを抽出してこれ
をデータ収集用CPU１７に与え、データ収集用
CPU１７は上記RAM２のデータを読み込んでこ
れを記憶する（第６図のステツプ51、52）。

このようにしてRAM２内のデータが１つモニ
ターされると、上記演算部１は次にアドレスデー
タF2××をアドレスバス４にのせ（第４図のス
テツプ43、44）、デコード・タイミング回路２２
がアドレスデータを受け、これがF2××である
ことを解読すると、第２ゲート回路２０が開き、
フリツプフロツプ１９のＱ出力が１チツプCPU
内のデータバス３に転送される。そしてデータの
モニターが完了していない場合には、データ収集
用CPU１７からの制御信号ACKによりフリツプ
フロツプ１９のＱ出力は“１”となり、演算部１
は上記Ｑ出力“１”を読み込んで上述のモニター
のための処理を繰り返し、一方必要なデータのモ
ニターが完了したときは、データ収集用CPU１
７から制御信号ACKが出力されていないので、
フリツプフロツプ１９のＱ出力は“０”のままで
あり、演算部１は上記Ｑ出力“０”を読み込んで
データ収集のための処理を完了する。

次に第４，５，６図を用いて動作を詳細に説明
する。

データ収集用CPU１７が作動すると、該CPU
１７は第５図に示すメインルーチンの処理を行な
い、まず初期設定を行なつた後（ステツプ47）、
出力ポート１７ａに１チヤンネル目のデータ収集
のためのアドレスを設定し（ステツプ48）、内部
を割込許可状態にした後（ステツプ49）、各種処
理を行なう（ステツプ50）。

一方、演算部１は、通常はEPROM８に書き込
まれた制御のためのプログラムを実行しており、
所定のタイミングになると、第４図に示すデータ
収集用サービスルーチンの処理に移り、まずステ
ツプ35でEPROM８に対しアドレスF0××を指
定する。するとデコード・タイミング回路２２は
EPROM８のアドレスバス８ｂに現われたアドレ
スデータF0××を読み、上位８ビツトがF0であ
ることから、制御信号ａを発生して第１ゲート回
路１８を開き、今データ収集用CPU１７にてモ
ニターしたいRAM２のアドレスとして９０が設
定されているとすると、このアドレス９０は
EPROM８のデータバス８ａに入力され、これに
より演算部１はEPROM８のデータバス８ａに入
力されたアドレス９０を、チツプ７内のデータ入
力回路５及びデータバス３を介して読み込み、そ
れをレジスタＢに記憶する。

次にこの演算部１はレジスタＸに０を記憶し
（ステツプ36）、レジスタＢの内容とレジスタＸの
内容とを加算して８ビツトのデータ90を16ビツト
のアドレスデータ0090に変換し（ステツプ37）、
該アドレスデータ0090をアドレスバス４にのせて
RAM２をアドレス指定し、RAM２内のモニタ
ーしたいデータ、例えば40を読み出し、それをレ
ジスタＢに記憶する（ステツプ38）。なおここで
上記ステツプ36においてレジスタＸに０を記憶す
るようにしているのは、RAM２の記憶エリアが
0000〜00FF番地だからである。

さらに演算部１はF100をレジスタＸに記憶し
（ステツプ39）、レジスタＢの内容とレジスタＸの
内容とを加算して８ビツトのデータ40を16ビツト
のアドレスデータF140に変換し（ステツプ40）、
該アドレスデータF140でもつてEPROM８をア
ドレス指定する（ステツプ41）。するとデコー
ド・タイミング回路２２はEPROM８のアドレス
バス８ｂに現れるアドレスデータF140を読み、
今上位８ビツトがF1であることから、制御信号
ｂを発生してラツチ回路２１を作動させ、該ラツ
チ回路２１はアドレスデータF140のうち下位８
ビツトのデータ40をラツチし、それをデータ収集
用CPU１７に送る。

また上記デコード・タイミング回路２２から発
生された制御信号ｂはデータ収集用CPU１７の
インターラプト端子１７ｃにも加えられ、すると
該CPU１７はメインルーチンから第６図に示す
インターラプトルーチンの処理に移り、まず入力
ポート１７ｂより上記データ40を読み込んで保存
するとともに（ステツプ51、52）、所定数のアド
レスのデータ収集が終了したか否かを判定し、終
了していない場合はNOと判定してステツプ54に
進んで、次のチヤンネルのアドレスを出力ポート
１７ａに設定するとともに、制御信号ACKを送
出した後（ステツプ55）、メインルーチンの各種
処理に戻るこのようにしてRAM２内の１つのデータがモ
ニターされると、次に演算部１は、レジスタＢに
時間ｔを記憶した後（ステツプ42）、EPROM８
に対してアドレスF2××を指定する。するとデ
コード・タイミング回路２２がアドレスデータ
F2××を読み、上位８ビツトがF2であることか
ら、制御信号ｃを発生して第２ゲート回路２０を
開き、RSフリツプフロツプ１９の出力Ｑが
EPROM８のデータバス８ａに入力され、演算部
１はこのRSフリツプフロツプ１９の出力を読み
込み、それをレジスタＡに記憶しステツプ43）、
このレジスタＡの値が０か否かを判定する（ステ
ツプ44）。そして所定数のアドレスのデータ収集
が終了していない場合は、上述のようにデータ収
集用CPU１７から制御信号ACKが出力されて、
RSフリツプフロツプの出力Ｑは“１”であるこ
とから、上記演算部１はNOと判定してステツプ
35に戻り、上述の処理を繰り返す。

そして上述のようにしてRAM２内のデータが
次々とモニターされていつてデータの収集が完了
すると、データ収集用CPU１７はそのインター
ラプトルーチンのステツプ53においてYESと判
定してステツプ56に進んで出力ポート１７ａに第
１チヤンネル目のアドレスを設定してメインルー
チンの処理に戻る。すると、デコード・タイミン
グ回路２２がEPROM８のアドレスバスライン８
ｂからF2××のアドレスデータを読み込み、制
御信号ｂを出力すると、フリツプフロツプ回路１
９のＱ出力は“０”となり、これにより演算部１
はステツプ44においてYESと判定し、ステツプ
45に進んでレジスタＢ内の値から１を減算してそ
の結果をレジスタＢに記憶した後、レジスタＢの
値が０か否かを判定し（ステツプ46）、上記設定
時間ｔが経過するまではNOと判定してステツプ
43に戻つてステツプ43〜46の処理を繰り返し、上
記設定時間ｔが経過すると上記ステツプ46におい
てYESと判定してデータ収集用サービスルーチ
ンの処理を完了し、通常の制御のためのプログラ
ムの実行に戻ることとなる。

以上のような本実施例の装置では、内蔵RAM
のデータを自動的にかつ確実にモニターできる。
またRAMモニターのためのアドレスとして通常
の制御用アドレスF800〜FFFFと競合しないアド
レスF0××、F1××及びF2××を用いているの
で、通常の制御動作に影響を与えることがない。

なお上記実施例ではRAMモニター用のアドレ
スとしてF0××、F1××及びF2××を用いた
が、これは制御用アドレスF800〜FFFFと競合し
ないアドレスであればF0××、F1××及びF2×
×以外のものであつてもよい。またデータをのせ
る位置はアドレスの下位ではなく、上位であつて
もよい。

〔発明の効果〕

以上のように本発明によれば、ピギーバツクタ
イプの１チツプCPUの外に、モニターすべき１
チツプCPUの内蔵RAMのアドレスを有するアド
レス記憶手段と、上記アドレスを１チツプCPU
の外付ROMのデータバスに入力する転送手段
と、上記外付ROMのアドレスバスから内蔵
RAMのデータを抽出するモニター手段とを設
け、一方上記１チツプCPU内に、上記データバ
スのデータをアドレスデータに変換するとともに
該アドレスデータに対応する内蔵RAMのデータ
をアドレスデータに変換してそれをアドレスバス
にのせる制御手段と、該制御手段の処理を停止さ
せる停止手段とを設けるようにしたので、通常の
制御動作に影響を及ぼすことなく、内蔵RAMの
内容を自動的にかつ確実にモニターできるモニタ
ー装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示す機能ブロツク図、
第２図は本発明の一実施例による中央処理装置内
蔵メモリーのモニター装置が使用されるピギーバ
ツクタイプの１チツプCPUの構成図、第３図は
上記モニター装置の構成図、第４図は上記１チツ
プCPUのデータ収集用サービスルーチンのフロ
ーチヤートを示す図、第５図及び第６図はそれぞ
れ上記モニター装置におけるデータ収集用CPU
のメインルーチン及びインターラプトルーチンの
フローチヤートを示す図である。３０……アドレス記憶手段、３１……転送手
段、３２……制御手段、３３……モニター手段、
３４……停止手段、１……演算部、２……RAM
（第１のメモリー）、３……データバス、４……ア
ドレスバス、８……EPROM（第２のメモリー）、
８ａ……データバスライン、８ｂ……アドレスバ
スライン、１７……データ収集用CPU、１８…
…第１ゲート回路、１９……RSフリツプフロツ
プ、２０……第２ゲート回路、２２……デコー
ド・タイミング回路。

Claims

【特許請求の範囲】

１書き換え可能な第１のメモリーを内蔵すると
ともに書き換え不能な第２のメモリーを着脱可能
に備えた中央処理装置において上記第１のメモリ
ー内のデータをモニターする装置であつて、モニ
ターすべき上記第１のメモリーのアドレスを複数
有するアドレス記憶手段と、該記憶手段内のアド
レスを所定のタイミングで上記第２のメモリーの
データバスラインを利用して上記中央処理装置内
のデータバスに転送する転送手段と、上記中央処
理装置内に設けられ上記転送手段に転送タイミン
グを与えこれにより上記転送された上記データバ
スのデータをアドレスデータに変換するとともに
該アドレスデータに対応する上記第１のメモリー
内のデータを特定形式のアドレスデータに変換し
てアドレスバスにのせる制御手段と、上記第２の
メモリーのアドレスバスラインから上記特定形式
のアドレスデータを取り出し該アドレスデータか
ら上記第１のメモリーのデータを抽出するモニタ
ー手段と、上記中央処理装置内に設けられ上記転
送手段から所定のデータが転送されたとき上記制
御手段の処理を停止させる停止手段とを備えたこ
とを特徴とする中央処理装置内蔵メモリーのモニ
ター装置。