JPH1139213A - マイクロコンピュータ - Google Patents
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- JPH1139213A JPH1139213A JP9191643A JP19164397A JPH1139213A JP H1139213 A JPH1139213 A JP H1139213A JP 9191643 A JP9191643 A JP 9191643A JP 19164397 A JP19164397 A JP 19164397A JP H1139213 A JPH1139213 A JP H1139213A
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Abstract
(57)【要約】
【課題】 ＲＯＭ２のプログラムの不具合をＲＡＭ３を
用いてプログラムの流れを変更することにより修正する
ものであり、ＲＡＭ３のメモリ領域を占有してしまうと
共に、プログラム量が増加する。 【解決手段】 ＣＰＵ１０の動作に応じてアドレスバス
４から入力されるアドレスと修正アドレスレジスタ１２
に指定された修正アドレスとが一致した場合に一致検出
信号１５ａを出力する一致回路１５と、一致検出信号１
５ａの出力時に、修正ビットレジスタ１４に指定された
修正ビットについてはＣＰＵ１０と修正データレジスタ
１３とを接続し、それ以外のビットはそのＣＰＵ１０と
データバス５を介してＳＦＲ１１と接続する選択回路１
６とを備えた。
用いてプログラムの流れを変更することにより修正する
ものであり、ＲＡＭ３のメモリ領域を占有してしまうと
共に、プログラム量が増加する。 【解決手段】 ＣＰＵ１０の動作に応じてアドレスバス
４から入力されるアドレスと修正アドレスレジスタ１２
に指定された修正アドレスとが一致した場合に一致検出
信号１５ａを出力する一致回路１５と、一致検出信号１
５ａの出力時に、修正ビットレジスタ１４に指定された
修正ビットについてはＣＰＵ１０と修正データレジスタ
１３とを接続し、それ以外のビットはそのＣＰＵ１０と
データバス５を介してＳＦＲ１１と接続する選択回路１
６とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、プログラム修正
機能を有するマイクロコンピュータに関するものであ
る。
機能を有するマイクロコンピュータに関するものであ
る。
【０００２】
【従来の技術】図４は例えば特開昭６３−１５６２３１
号公報に示された従来のマイクロコンピュータを示すブ
ロック構成図、図５はリードオンリメモリのプログラム
変更処理を示す概念図である。図において、１はプロセ
ッサ、２はリードオンリメモリ（以下、ＲＯＭと言
う）、３はランダムアクセスメモリ（以下、ＲＡＭと言
う）、４はアドレスバス、５はデータバスである。
号公報に示された従来のマイクロコンピュータを示すブ
ロック構成図、図５はリードオンリメモリのプログラム
変更処理を示す概念図である。図において、１はプロセ
ッサ、２はリードオンリメモリ（以下、ＲＯＭと言
う）、３はランダムアクセスメモリ（以下、ＲＡＭと言
う）、４はアドレスバス、５はデータバスである。
【０００３】次に動作について説明する。図４に示され
たマイクロコンピュータは、ＲＯＭ２に格納されたプロ
グラムに応じてプロセッサ１が動作し、アドレスバス４
およびデータバス５を介してＲＡＭ３にデータを格納し
ながらデータ処理を行うものである。このＲＯＭ２は、
プログラムを製造工程上で焼きつけるマスクＲＯＭによ
り構成されており、そのプログラムに不具合が発見され
た時、ＲＯＭ２を交換せずに済ますために、ＲＡＭ３を
利用する方法がある。
たマイクロコンピュータは、ＲＯＭ２に格納されたプロ
グラムに応じてプロセッサ１が動作し、アドレスバス４
およびデータバス５を介してＲＡＭ３にデータを格納し
ながらデータ処理を行うものである。このＲＯＭ２は、
プログラムを製造工程上で焼きつけるマスクＲＯＭによ
り構成されており、そのプログラムに不具合が発見され
た時、ＲＯＭ２を交換せずに済ますために、ＲＡＭ３を
利用する方法がある。
【０００４】図５はその方法を示すものであり、ＲＯＭ
２に修正を要するプログラムがある場合は、修正プログ
ラムを格納したＲＡＭ３のアドレスＡＢＣへのジャンプ
命令“ＪＭＰ ＡＢＣ”を書き込み、ＲＡＭ３の修正プ
ログラムの末尾にＲＯＭ２の次アドレスＤＥＦへのジャ
ンプ命令“ＪＭＰ ＤＥＦ”を書き込めば、プログラム
の流れを変更することにより、ＲＯＭ２のプログラムの
不具合をマスクＲＯＭの焼きつけ後でも修正することが
できる。
２に修正を要するプログラムがある場合は、修正プログ
ラムを格納したＲＡＭ３のアドレスＡＢＣへのジャンプ
命令“ＪＭＰ ＡＢＣ”を書き込み、ＲＡＭ３の修正プ
ログラムの末尾にＲＯＭ２の次アドレスＤＥＦへのジャ
ンプ命令“ＪＭＰ ＤＥＦ”を書き込めば、プログラム
の流れを変更することにより、ＲＯＭ２のプログラムの
不具合をマスクＲＯＭの焼きつけ後でも修正することが
できる。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、ＲＯＭ２の
プログラムの不具合をＲＡＭ３を用いてプログラムの流
れを変更することにより修正するものであり、ＲＡＭ３
のメモリ領域を占有してしまうと共に、プログラムの流
れの変更により、プログラム量が増加したり、そのプロ
グラムの処理時間が増加したりするなどの課題があっ
た。
ュータは以上のように構成されているので、ＲＯＭ２の
プログラムの不具合をＲＡＭ３を用いてプログラムの流
れを変更することにより修正するものであり、ＲＡＭ３
のメモリ領域を占有してしまうと共に、プログラムの流
れの変更により、プログラム量が増加したり、そのプロ
グラムの処理時間が増加したりするなどの課題があっ
た。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、内蔵する周辺装置からのデータ読
み出し時に発生するプログラムの不具合、例えば、不定
ビットの処理等を、ランダムアクセスメモリを使用せ
ず、且つプログラムの流れを変更せずにプログラムの修
正を実現するマイクロコンピュータを得ることを目的と
する。
めになされたもので、内蔵する周辺装置からのデータ読
み出し時に発生するプログラムの不具合、例えば、不定
ビットの処理等を、ランダムアクセスメモリを使用せ
ず、且つプログラムの流れを変更せずにプログラムの修
正を実現するマイクロコンピュータを得ることを目的と
する。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、周辺装置制御レジスタの修
正アドレスを指定する修正アドレスレジスタ，修正デー
タを指定する修正データレジスタおよび修正ビットを指
定する修正ビットレジスタと、中央演算処理装置の動作
に応じてアドレスバスから入力されるアドレスと修正ア
ドレスレジスタに指定された修正アドレスとが一致した
場合に一致検出信号を出力する一致回路と、一致検出信
号の出力時に、修正ビットレジスタに指定された修正ビ
ットについては中央演算処理装置と修正データレジスタ
とを接続し、それ以外のビットはその中央演算処理装置
とデータバスを介して周辺装置制御レジスタと接続する
選択回路とを備えたものである。
るマイクロコンピュータは、周辺装置制御レジスタの修
正アドレスを指定する修正アドレスレジスタ，修正デー
タを指定する修正データレジスタおよび修正ビットを指
定する修正ビットレジスタと、中央演算処理装置の動作
に応じてアドレスバスから入力されるアドレスと修正ア
ドレスレジスタに指定された修正アドレスとが一致した
場合に一致検出信号を出力する一致回路と、一致検出信
号の出力時に、修正ビットレジスタに指定された修正ビ
ットについては中央演算処理装置と修正データレジスタ
とを接続し、それ以外のビットはその中央演算処理装置
とデータバスを介して周辺装置制御レジスタと接続する
選択回路とを備えたものである。
【０００８】請求項２記載の発明に係るマイクロコンピ
ュータは、プログラムの修正命令のアドレスを指定する
修正命令アドレスレジスタと、中央演算処理装置の動作
に応じてアドレスバスから入力されるアドレスと修正ア
ドレスレジスタに指定された修正アドレスとが一致した
場合に一致検出信号を出力し、その一致が終了した場合
に一致終了信号を出力する第１の一致回路と、中央演算
処理装置の動作に応じてアドレスバスから入力されるア
ドレスと修正命令アドレスレジスタに指定された修正命
令のアドレスとが一致した場合に一致検出信号を出力す
る第２の一致回路と、第１の一致回路および第２の一致
回路が一致検出信号の出力時に、修正ビットレジスタに
指定された修正ビットについては中央演算処理装置と修
正データレジスタとを接続し、それ以外のビットまたは
第１の一致回路が一致終了信号の出力時に、中央演算処
理装置とデータバスを介して周辺装置制御レジスタと接
続する選択回路とを備えたものである。
ュータは、プログラムの修正命令のアドレスを指定する
修正命令アドレスレジスタと、中央演算処理装置の動作
に応じてアドレスバスから入力されるアドレスと修正ア
ドレスレジスタに指定された修正アドレスとが一致した
場合に一致検出信号を出力し、その一致が終了した場合
に一致終了信号を出力する第１の一致回路と、中央演算
処理装置の動作に応じてアドレスバスから入力されるア
ドレスと修正命令アドレスレジスタに指定された修正命
令のアドレスとが一致した場合に一致検出信号を出力す
る第２の一致回路と、第１の一致回路および第２の一致
回路が一致検出信号の出力時に、修正ビットレジスタに
指定された修正ビットについては中央演算処理装置と修
正データレジスタとを接続し、それ以外のビットまたは
第１の一致回路が一致終了信号の出力時に、中央演算処
理装置とデータバスを介して周辺装置制御レジスタと接
続する選択回路とを備えたものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック構成図であり、図に
おいて、４はアドレスバス、５はデータバス、１０はリ
ードオンリメモリ（以下、ＲＯＭと言う）に格納された
プログラムに基づいて動作するＣＰＵ（中央演算処理装
置）、１１は周辺装置を制御するＳＦＲ（周辺装置制御
レジスタ）である。１２はアドレスバス４と同じビット
長を有し、ＳＦＲ１１の修正アドレスを指定する修正ア
ドレスレジスタ、１３はデータバス５と同じビット長を
有し、ＳＦＲ１１の修正データを指定する修正データレ
ジスタ、１４はデータバス５と同じビット長を有し、Ｓ
ＦＲ１１の修正ビットを指定する修正ビットレジスタで
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック構成図であり、図に
おいて、４はアドレスバス、５はデータバス、１０はリ
ードオンリメモリ（以下、ＲＯＭと言う）に格納された
プログラムに基づいて動作するＣＰＵ（中央演算処理装
置）、１１は周辺装置を制御するＳＦＲ（周辺装置制御
レジスタ）である。１２はアドレスバス４と同じビット
長を有し、ＳＦＲ１１の修正アドレスを指定する修正ア
ドレスレジスタ、１３はデータバス５と同じビット長を
有し、ＳＦＲ１１の修正データを指定する修正データレ
ジスタ、１４はデータバス５と同じビット長を有し、Ｓ
ＦＲ１１の修正ビットを指定する修正ビットレジスタで
ある。
【００１０】１５はＣＰＵ１０の動作に応じてアドレス
バス４から入力されるアドレスと修正アドレスレジスタ
１２に指定された修正アドレスとが一致した場合に一致
検出信号１５ａを出力する一致回路、１６は一致回路１
５が一致検出信号１５ａを出力している場合に、修正ビ
ットレジスタ１４に指定された修正ビットについてはＣ
ＰＵ１０と修正データレジスタ１３とを接続し、それ以
外のビットはそのＣＰＵ１０とデータバス５を介してＳ
ＦＲ１１と接続する選択回路である。
バス４から入力されるアドレスと修正アドレスレジスタ
１２に指定された修正アドレスとが一致した場合に一致
検出信号１５ａを出力する一致回路、１６は一致回路１
５が一致検出信号１５ａを出力している場合に、修正ビ
ットレジスタ１４に指定された修正ビットについてはＣ
ＰＵ１０と修正データレジスタ１３とを接続し、それ以
外のビットはそのＣＰＵ１０とデータバス５を介してＳ
ＦＲ１１と接続する選択回路である。
【００１１】図２は選択回路の詳細を示す回路図であ
り、１７0 〜１７n はデータバス５のビット長と同じ数
だけ設けられ、一致検出信号１５ａと修正ビットレジス
タ１４に指定された各修正ビット（０〜ｎ）との論理積
をとるアンド回路、１７a0〜１７anはそれらアンド回路
１７0 〜１７n の出力信号、１８0 〜１８n はそれら出
力信号１７a0〜１７anにより各ビット毎にＣＰＵ１０と
修正データレジスタ１３とを接続するか、または、ＣＰ
Ｕ１０とデータバス５とを接続するかを選択するスイッ
チ回路である。
り、１７0 〜１７n はデータバス５のビット長と同じ数
だけ設けられ、一致検出信号１５ａと修正ビットレジス
タ１４に指定された各修正ビット（０〜ｎ）との論理積
をとるアンド回路、１７a0〜１７anはそれらアンド回路
１７0 〜１７n の出力信号、１８0 〜１８n はそれら出
力信号１７a0〜１７anにより各ビット毎にＣＰＵ１０と
修正データレジスタ１３とを接続するか、または、ＣＰ
Ｕ１０とデータバス５とを接続するかを選択するスイッ
チ回路である。
【００１２】次に動作について説明する。まず、修正ア
ドレスレジスタ１２に修正したいＳＦＲ１１のアドレス
を、修正データレジスタ１３に修正するデータを、修正
ビットレジスタ１４に修正したいＳＦＲ１１のビット位
置を指定するデータを格納する。ＣＰＵ１０においてＲ
ＯＭに焼き付けられたプログラムを実行中に、修正アド
レスレジスタ１２に格納したアドレスのＳＦＲ１１に対
して読み出し処理を行う命令を実行すると、一致回路１
５から一致検出信号１５ａが出力される。
ドレスレジスタ１２に修正したいＳＦＲ１１のアドレス
を、修正データレジスタ１３に修正するデータを、修正
ビットレジスタ１４に修正したいＳＦＲ１１のビット位
置を指定するデータを格納する。ＣＰＵ１０においてＲ
ＯＭに焼き付けられたプログラムを実行中に、修正アド
レスレジスタ１２に格納したアドレスのＳＦＲ１１に対
して読み出し処理を行う命令を実行すると、一致回路１
５から一致検出信号１５ａが出力される。
【００１３】その一致検出信号１５ａと修正ビットレジ
スタ１４の読み出し値によりアンド回路１７0 〜１７n
の出力信号１７a0〜１７anが決定される。それら出力信
号１７a0〜１７anでスイッチ回路１８0 〜１８n を制御
し、修正ビットレジスタ１４で指定したビットのみＣＰ
Ｕ１０とデータバス５を切り離し、修正データレジスタ
１３に接続することにより修正データがＣＰＵ１０へ送
られる。ここでのアンド回路１７0 〜１７n とは、一致
検出信号１５ａが出力され、且つ修正ビットレジスタ１
４でビットの指定がされている時に、ＣＰＵ１０とデー
タバス５が切り離され、修正データレジスタ１３と接続
されるという意味である。
スタ１４の読み出し値によりアンド回路１７0 〜１７n
の出力信号１７a0〜１７anが決定される。それら出力信
号１７a0〜１７anでスイッチ回路１８0 〜１８n を制御
し、修正ビットレジスタ１４で指定したビットのみＣＰ
Ｕ１０とデータバス５を切り離し、修正データレジスタ
１３に接続することにより修正データがＣＰＵ１０へ送
られる。ここでのアンド回路１７0 〜１７n とは、一致
検出信号１５ａが出力され、且つ修正ビットレジスタ１
４でビットの指定がされている時に、ＣＰＵ１０とデー
タバス５が切り離され、修正データレジスタ１３と接続
されるという意味である。
【００１４】以上のように、この実施の形態１によれ
ば、特定のＳＦＲ１１に対するビット処理の不具合を修
正することにより、ＲＡＭを使用せず、且つプログラム
の流れを変更せずにプログラムを修正することができ
る。
ば、特定のＳＦＲ１１に対するビット処理の不具合を修
正することにより、ＲＡＭを使用せず、且つプログラム
の流れを変更せずにプログラムを修正することができ
る。
【００１５】実施の形態２．図３はこの発明の実施の形
態２によるマイクロコンピュータを示すブロック構成図
であり、図において、２０はデータバス５と同じビット
長を有し、ＣＰＵ１０において動作されるプログラム中
の修正命令のアドレスを指定する修正命令アドレスレジ
スタである。２１はＣＰＵ１０の動作に応じてアドレス
バス４から入力されるアドレスと修正アドレスレジスタ
１２に指定された修正アドレスとが一致した場合に一致
検出信号２１ａを出力し、その一致が終了した場合に一
致終了信号２１ｂを出力する第１の一致回路、２２はＣ
ＰＵ１０の動作に応じてアドレスバス４から入力される
アドレスと修正命令アドレスレジスタ２０に指定された
修正命令のアドレスとが一致した場合に一致検出信号２
２ａを出力する第２の一致回路である。
態２によるマイクロコンピュータを示すブロック構成図
であり、図において、２０はデータバス５と同じビット
長を有し、ＣＰＵ１０において動作されるプログラム中
の修正命令のアドレスを指定する修正命令アドレスレジ
スタである。２１はＣＰＵ１０の動作に応じてアドレス
バス４から入力されるアドレスと修正アドレスレジスタ
１２に指定された修正アドレスとが一致した場合に一致
検出信号２１ａを出力し、その一致が終了した場合に一
致終了信号２１ｂを出力する第１の一致回路、２２はＣ
ＰＵ１０の動作に応じてアドレスバス４から入力される
アドレスと修正命令アドレスレジスタ２０に指定された
修正命令のアドレスとが一致した場合に一致検出信号２
２ａを出力する第２の一致回路である。
【００１６】２３は第２の一致回路２２の一致検出信号
２２ａによりセットされ、第１の一致回路２１の一致終
了信号２１ｂによりリセットされるラッチ回路である。
２４は一致検出信号２１ａとラッチ回路２３の出力との
論理積をとり、一致検出信号１５ａを出力するアンド回
路である。図３における選択回路１６は、図２に示した
ものと同様であるが、図２中の一致検出信号１５ａは、
実施の形態２においてはアンド回路２４の出力、即ち、
一致検出信号２１ａが有効となった場合の信号となる。
その他の構成は図１と同様なので、その重複する説明を
省略する。
２２ａによりセットされ、第１の一致回路２１の一致終
了信号２１ｂによりリセットされるラッチ回路である。
２４は一致検出信号２１ａとラッチ回路２３の出力との
論理積をとり、一致検出信号１５ａを出力するアンド回
路である。図３における選択回路１６は、図２に示した
ものと同様であるが、図２中の一致検出信号１５ａは、
実施の形態２においてはアンド回路２４の出力、即ち、
一致検出信号２１ａが有効となった場合の信号となる。
その他の構成は図１と同様なので、その重複する説明を
省略する。
【００１７】次に動作について説明する。実施の形態１
と同様に修正アドレスレジスタ１２，修正データレジス
タ１３および修正ビットレジスタ１４にデータを格納
し、加えて修正命令アドレスレジスタ２０に修正したい
プログラム中の命令を示すアドレスを格納する。ＣＰＵ
１０においてＲＯＭに焼き付けられたプログラムを実行
中に修正命令アドレスレジスタ２０に格納したアドレス
の命令を実行すると、第２の一致回路２２の一致検出信
号２２ａの出力によりラッチ回路２３がセットされ、一
致検出信号２１ａが有効となる。
と同様に修正アドレスレジスタ１２，修正データレジス
タ１３および修正ビットレジスタ１４にデータを格納
し、加えて修正命令アドレスレジスタ２０に修正したい
プログラム中の命令を示すアドレスを格納する。ＣＰＵ
１０においてＲＯＭに焼き付けられたプログラムを実行
中に修正命令アドレスレジスタ２０に格納したアドレス
の命令を実行すると、第２の一致回路２２の一致検出信
号２２ａの出力によりラッチ回路２３がセットされ、一
致検出信号２１ａが有効となる。
【００１８】この時、修正アドレスレジスタ１２に格納
されたアドレスのＳＦＲ１１に対して読み出しの処理を
行う命令を実行すると、一致検出信号２１ａが選択回路
１６に対して有効となり、実施の形態１と同様の動作を
行い修正ビットレジスタ１４で指定したビットのみＣＰ
Ｕ１０とデータバス５を切り離し、修正データレジスタ
１３に接続することにより修正データがＣＰＵ１０へ送
られる。修正アドレスレジスタ１２に格納されたアドレ
スとアドレスバス４のアドレスとの一致が終了すると第
１の一致回路２１から一致終了信号２１ｂが出力され、
ラッチ回路２３をリセットすることにより、一致検出信
号２１ａが無効となる。
されたアドレスのＳＦＲ１１に対して読み出しの処理を
行う命令を実行すると、一致検出信号２１ａが選択回路
１６に対して有効となり、実施の形態１と同様の動作を
行い修正ビットレジスタ１４で指定したビットのみＣＰ
Ｕ１０とデータバス５を切り離し、修正データレジスタ
１３に接続することにより修正データがＣＰＵ１０へ送
られる。修正アドレスレジスタ１２に格納されたアドレ
スとアドレスバス４のアドレスとの一致が終了すると第
１の一致回路２１から一致終了信号２１ｂが出力され、
ラッチ回路２３をリセットすることにより、一致検出信
号２１ａが無効となる。
【００１９】以上のように、この実施の形態２によれ
ば、ＲＯＭに焼き付けられたプログラム中の任意の命令
中の任意のＳＦＲ１１に対するビット処理の不具合を修
正することにより、ＲＡＭを使用せず、且つプログラム
の流れを変更せずにプログラムを修正することができ
る。
ば、ＲＯＭに焼き付けられたプログラム中の任意の命令
中の任意のＳＦＲ１１に対するビット処理の不具合を修
正することにより、ＲＡＭを使用せず、且つプログラム
の流れを変更せずにプログラムを修正することができ
る。
【００２０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、中央演算処理装置の動作に応じてアドレスバスか
ら入力されるアドレスと修正アドレスレジスタに指定さ
れた修正アドレスとが一致した場合に一致検出信号を出
力する一致回路と、一致検出信号の出力時に、修正ビッ
トレジスタに指定された修正ビットについては中央演算
処理装置と修正データレジスタとを接続し、それ以外の
ビットはその中央演算処理装置とデータバスを介して周
辺装置制御レジスタと接続する選択回路とを備えるよう
に構成したので、特定の周辺装置制御レジスタに対する
ビット処理の不具合を修正することにより、ランダムア
クセスメモリを使用せず、且つプログラムの流れを変更
せずにプログラムを修正することができる効果がある。
れば、中央演算処理装置の動作に応じてアドレスバスか
ら入力されるアドレスと修正アドレスレジスタに指定さ
れた修正アドレスとが一致した場合に一致検出信号を出
力する一致回路と、一致検出信号の出力時に、修正ビッ
トレジスタに指定された修正ビットについては中央演算
処理装置と修正データレジスタとを接続し、それ以外の
ビットはその中央演算処理装置とデータバスを介して周
辺装置制御レジスタと接続する選択回路とを備えるよう
に構成したので、特定の周辺装置制御レジスタに対する
ビット処理の不具合を修正することにより、ランダムア
クセスメモリを使用せず、且つプログラムの流れを変更
せずにプログラムを修正することができる効果がある。
【００２１】請求項２記載の発明によれば、中央演算処
理装置の動作に応じてアドレスバスから入力されるアド
レスと修正アドレスレジスタに指定された修正アドレス
とが一致した場合に一致検出信号を出力し、その一致が
終了した場合に一致終了信号を出力する第１の一致回路
と、中央演算処理装置の動作に応じてアドレスバスから
入力されるアドレスと修正命令アドレスレジスタに指定
された修正命令のアドレスとが一致した場合に一致検出
信号を出力する第２の一致回路と、第１の一致回路およ
び第２の一致回路が一致検出信号の出力時に、修正ビッ
トレジスタに指定された修正ビットについては中央演算
処理装置と修正データレジスタとを接続し、それ以外の
ビットまたは第１の一致回路が一致終了信号の出力時
に、中央演算処理装置とデータバスを介して周辺装置制
御レジスタと接続する選択回路とを備えるように構成し
たので、リードオンリメモリに焼き付けられたプログラ
ム中の任意の命令中の任意の周辺装置制御レジスタに対
するビット処理の不具合を修正することにより、ランダ
ムアクセスメモリを使用せず、且つプログラムの流れを
変更せずにプログラムを修正することができる効果があ
る。
理装置の動作に応じてアドレスバスから入力されるアド
レスと修正アドレスレジスタに指定された修正アドレス
とが一致した場合に一致検出信号を出力し、その一致が
終了した場合に一致終了信号を出力する第１の一致回路
と、中央演算処理装置の動作に応じてアドレスバスから
入力されるアドレスと修正命令アドレスレジスタに指定
された修正命令のアドレスとが一致した場合に一致検出
信号を出力する第２の一致回路と、第１の一致回路およ
び第２の一致回路が一致検出信号の出力時に、修正ビッ
トレジスタに指定された修正ビットについては中央演算
処理装置と修正データレジスタとを接続し、それ以外の
ビットまたは第１の一致回路が一致終了信号の出力時
に、中央演算処理装置とデータバスを介して周辺装置制
御レジスタと接続する選択回路とを備えるように構成し
たので、リードオンリメモリに焼き付けられたプログラ
ム中の任意の命令中の任意の周辺装置制御レジスタに対
するビット処理の不具合を修正することにより、ランダ
ムアクセスメモリを使用せず、且つプログラムの流れを
変更せずにプログラムを修正することができる効果があ
る。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示すブロック構成図である。
ピュータを示すブロック構成図である。
【図２】 選択回路の詳細を示す回路図である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータを示すブロック構成図である。
ピュータを示すブロック構成図である。
【図４】 従来のマイクロコンピュータを示すブロック
構成図である。
構成図である。
【図５】 リードオンリメモリのプログラム変更処理を
示す概念図である。
示す概念図である。
４ アドレスバス、５ データバス、１０ ＣＰＵ（中
央演算処理装置）、１１ ＳＦＲ（周辺装置制御レジス
タ）、１２ 修正アドレスレジスタ、１３ 修正データ
レジスタ、１４ 修正ビットレジスタ、１５ 一致回
路、１６ 選択回路、２０ 修正命令アドレスレジス
タ、２１ 第１の一致回路、２２ 第２の一致回路。
央演算処理装置）、１１ ＳＦＲ（周辺装置制御レジス
タ）、１２ 修正アドレスレジスタ、１３ 修正データ
レジスタ、１４ 修正ビットレジスタ、１５ 一致回
路、１６ 選択回路、２０ 修正命令アドレスレジス
タ、２１ 第１の一致回路、２２ 第２の一致回路。
Claims (2)
- 【請求項１】 リードオンリメモリに格納されたプログ
ラムに基づいて動作する中央演算処理装置と、その中央
演算処理装置にアドレスバスで接続された周辺装置制御
レジスタと、その周辺装置制御レジスタの修正アドレス
を指定する修正アドレスレジスタと、上記周辺装置制御
レジスタの修正データを指定する修正データレジスタ
と、上記周辺装置制御レジスタの修正ビットを指定する
修正ビットレジスタと、上記中央演算処理装置の動作に
応じて上記アドレスバスから入力されるアドレスと上記
修正アドレスレジスタに指定された修正アドレスとが一
致した場合に一致検出信号を出力する一致回路と、その
一致回路が一致検出信号を出力している場合に、上記修
正ビットレジスタに指定された修正ビットについては上
記中央演算処理装置と上記修正データレジスタとを接続
し、それ以外のビットはその中央演算処理装置とデータ
バスを介して上記周辺装置制御レジスタと接続する選択
回路とを備えたマイクロコンピュータ。 - 【請求項２】 リードオンリメモリに格納されたプログ
ラムに基づいて動作する中央演算処理装置と、その中央
演算処理装置にアドレスバスで接続された周辺装置制御
レジスタと、その周辺装置制御レジスタの修正アドレス
を指定する修正アドレスレジスタと、上記周辺装置制御
レジスタの修正データを指定する修正データレジスタ
と、上記周辺装置制御レジスタの修正ビットを指定する
修正ビットレジスタと、上記プログラムの修正命令のア
ドレスを指定する修正命令アドレスレジスタと、上記中
央演算処理装置の動作に応じて上記アドレスバスから入
力されるアドレスと上記修正アドレスレジスタに指定さ
れた修正アドレスとが一致した場合に一致検出信号を出
力し、その一致が終了した場合に一致終了信号を出力す
る第１の一致回路と、上記中央演算処理装置の動作に応
じて上記アドレスバスから入力されるアドレスと上記修
正命令アドレスレジスタに指定された修正命令のアドレ
スとが一致した場合に一致検出信号を出力する第２の一
致回路と、上記第１の一致回路および上記第２の一致回
路が一致検出信号を出力している場合に、上記修正ビッ
トレジスタに指定された修正ビットについては上記中央
演算処理装置と上記修正データレジスタとを接続し、そ
れ以外のビットまたはその第１の一致回路が一致終了信
号を出力した場合に、その中央演算処理装置とデータバ
スを介して上記周辺装置制御レジスタと接続する選択回
路とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191643A JPH1139213A (ja) | 1997-07-16 | 1997-07-16 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191643A JPH1139213A (ja) | 1997-07-16 | 1997-07-16 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139213A true JPH1139213A (ja) | 1999-02-12 |
Family
ID=16278077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191643A Pending JPH1139213A (ja) | 1997-07-16 | 1997-07-16 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954889B2 (en) | 2000-06-12 | 2005-10-11 | Matsushita Electric Industrial Co., Ltd. | Circuit for modifying stored data |
-
1997
- 1997-07-16 JP JP9191643A patent/JPH1139213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954889B2 (en) | 2000-06-12 | 2005-10-11 | Matsushita Electric Industrial Co., Ltd. | Circuit for modifying stored data |
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