JPH04604Y2 - - Google Patents
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- Publication number
- JPH04604Y2 JPH04604Y2 JP878485U JP878485U JPH04604Y2 JP H04604 Y2 JPH04604 Y2 JP H04604Y2 JP 878485 U JP878485 U JP 878485U JP 878485 U JP878485 U JP 878485U JP H04604 Y2 JPH04604 Y2 JP H04604Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error
- output
- flip
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、伝送路における誤り計数および警報
の発生送出回路に関する。
の発生送出回路に関する。
（従来の技術）
従来から誤りパルスの計数、および誤り警報の
発生送出回路では、一定時間Ｔに誤りパルスが設
定個数（Ｋ個）以上に及んで計数される現象がＮ
回連続すると、警報を発生送出すると云う方式を
採用していた。ここで、Ｔ，Ｋ，Ｎはそれぞれ伝
送路の誤り発生確率によつて決定されるものであ
つた。
発生送出回路では、一定時間Ｔに誤りパルスが設
定個数（Ｋ個）以上に及んで計数される現象がＮ
回連続すると、警報を発生送出すると云う方式を
採用していた。ここで、Ｔ，Ｋ，Ｎはそれぞれ伝
送路の誤り発生確率によつて決定されるものであ
つた。
従来技術による誤り警報発生送出回路はタイマ
回路と誤り計数回路と、Ｎ段のシフトレジスタ
と、論理積回路とにより成立つ。タイマ回路は、
一定周期Ｔでパルスを発生する。誤り計数回路
は、誤りパルスを入力してＫ個以上の誤りパルス
を計数すると、出力状態が低レベルから高レベル
に変化し、タイマ回路からパルスが入力されるま
でその状態を保持し、タイマ回路からのパルスに
よつて低レベルに変化する。Ｎ段のシフトレジス
タは、タイマ回路、ならびに誤り計数回路の出力
をそれぞれクロツク入力端子およびデータ入力端
子に入力した時に、誤り計数回路の出力の状態を
各段のフリツプフロツプのＱ出力として記憶する
ものである。論理積回路は、Ｎ段のシフトレジス
タの各段でフリツプフロツプのＱ出力の論理積を
求めるものである。各段のフリツプフロツプのＱ
出力がすべて高レベルになつたとき、つまりＮ回
連続して誤り計数信号の出力が高レベルになつた
とき、誤り警報を発生送出するように構成してい
た。
回路と誤り計数回路と、Ｎ段のシフトレジスタ
と、論理積回路とにより成立つ。タイマ回路は、
一定周期Ｔでパルスを発生する。誤り計数回路
は、誤りパルスを入力してＫ個以上の誤りパルス
を計数すると、出力状態が低レベルから高レベル
に変化し、タイマ回路からパルスが入力されるま
でその状態を保持し、タイマ回路からのパルスに
よつて低レベルに変化する。Ｎ段のシフトレジス
タは、タイマ回路、ならびに誤り計数回路の出力
をそれぞれクロツク入力端子およびデータ入力端
子に入力した時に、誤り計数回路の出力の状態を
各段のフリツプフロツプのＱ出力として記憶する
ものである。論理積回路は、Ｎ段のシフトレジス
タの各段でフリツプフロツプのＱ出力の論理積を
求めるものである。各段のフリツプフロツプのＱ
出力がすべて高レベルになつたとき、つまりＮ回
連続して誤り計数信号の出力が高レベルになつた
とき、誤り警報を発生送出するように構成してい
た。
（考案が解決しようとする問題点）
斯かる従来技術による誤り警報発生送出回路で
は、警報発生送出のためにＮ段のシフトレジスタ
の各段のフリツプフロツプのＱ出力の論理和を求
めているため、Ｎが大きくなつたときに多入力の
ANDゲート、あるいはNANDゲートが必要とな
ると云う問題点があつた。さらに、ANDゲート、
あるいはNANDゲートの入力数に制限がある場
合には、数個のゲートが必要となつて回路構成が
複雑になると共に大形化すると云う問題点があつ
た。
は、警報発生送出のためにＮ段のシフトレジスタ
の各段のフリツプフロツプのＱ出力の論理和を求
めているため、Ｎが大きくなつたときに多入力の
ANDゲート、あるいはNANDゲートが必要とな
ると云う問題点があつた。さらに、ANDゲート、
あるいはNANDゲートの入力数に制限がある場
合には、数個のゲートが必要となつて回路構成が
複雑になると共に大形化すると云う問題点があつ
た。
本考案の目的は、Ｎ段のシフトレジスタに対し
て誤り計数回路の出力を記憶する機能のほかに警
報発生送出機能を共存させることによつて上記欠
点を除去し、簡易な構成で経済性の良好な誤り警
報発生送出回路を提供することにある。
て誤り計数回路の出力を記憶する機能のほかに警
報発生送出機能を共存させることによつて上記欠
点を除去し、簡易な構成で経済性の良好な誤り警
報発生送出回路を提供することにある。
（問題点を解決するための手段）
本考案による誤り警報発生送出回路はタイマ回
路と、誤り計数回路と、シフトレジスタと、反転
回路とを具備して構成したものである。
路と、誤り計数回路と、シフトレジスタと、反転
回路とを具備して構成したものである。
タイマ回路は、一定周期でクロツクパルスを発
生するためのものである。
生するためのものである。
誤り計数回路はタイマ回路のクロツクパルスに
より初期状態に設定することができ、誤りパルス
を入力して予め定められた個数以上の誤りパルス
を計数すると出力状態を変化させるためのもので
ある。
より初期状態に設定することができ、誤りパルス
を入力して予め定められた個数以上の誤りパルス
を計数すると出力状態を変化させるためのもので
ある。
シフトレジスタは、タイマ回路から出力された
クロツクパルスならびに誤り計数回路から出力さ
れたデータをそれぞれクロツク入力端子ならびに
データ入力端子に入力し、複数段のフリツプフロ
ツプによりデータをシフトして警報を出力するた
めのものである。
クロツクパルスならびに誤り計数回路から出力さ
れたデータをそれぞれクロツク入力端子ならびに
データ入力端子に入力し、複数段のフリツプフロ
ツプによりデータをシフトして警報を出力するた
めのものである。
反転回路は、誤り計数回路のデータ出力とシフ
トレジスタの１段目のフリツプフロツプのＱ出力
との論理和または論理積の反転を求め、シフトレ
ジスタのリセツト端子またはセツト端子に供給す
るためのものである。
トレジスタの１段目のフリツプフロツプのＱ出力
との論理和または論理積の反転を求め、シフトレ
ジスタのリセツト端子またはセツト端子に供給す
るためのものである。
（実施例）
次に、本考案による誤り警報発生送出回路につ
いて図面を参照して説明する。
いて図面を参照して説明する。
第１図は、本考案による誤り警報発生送出回路
の一実施例を示すブロツク図である。第１図にお
いて、１は誤り計数回路、２はタイマ回路、３は
一対の入力信号の論理和回路、あるいは論理積を
求めるための反転回路、４はＮ段のシフトレジス
タである。シフトレジスタ４においてD1，Q1は
それぞれ１段目のフリツプフロツプのデータ入力
端子、ならびにＱ出力端子を表わし、Qnはｎ段
目のフリツプフロツプのＱ出力端子を表わす。Ｃ
は各段のフリツプフロツプのクロツク入力端子を
表わし、リセツト／セツト（RESET／SET）は
それぞれ各段のフリツプフロツプのリセツト端子
およびセツト端子を表わす。
の一実施例を示すブロツク図である。第１図にお
いて、１は誤り計数回路、２はタイマ回路、３は
一対の入力信号の論理和回路、あるいは論理積を
求めるための反転回路、４はＮ段のシフトレジス
タである。シフトレジスタ４においてD1，Q1は
それぞれ１段目のフリツプフロツプのデータ入力
端子、ならびにＱ出力端子を表わし、Qnはｎ段
目のフリツプフロツプのＱ出力端子を表わす。Ｃ
は各段のフリツプフロツプのクロツク入力端子を
表わし、リセツト／セツト（RESET／SET）は
それぞれ各段のフリツプフロツプのリセツト端子
およびセツト端子を表わす。
第１に誤り計数回路がＫ個以上の誤りパルスを
計数して高レベルになる場合、反転回路３には論
理和回路を用い、誤り計数回路１の出力とＮ段の
シフトレジスタ４の１段目のフリツプフロツプの
出力Q1との論理和を求め、Ｎ段のシフトレジス
タ４のリセツト端子に入力する。タイマ回路２か
らパルスが送出される前に誤り計数回路１の出力
が高レベルになると、タイマ回路２からパルスが
送出されたときに誤り計数回路１の出力の状態を
Ｎ段のシフトレジスタ４の１段目のフリツプフロ
ツプのQ1出力として記憶し、同時に誤り計数回
路１の出力は低レベルとなる。タイマ回路２から
パルスが送出される前に誤り計数回路１の出力が
高レベルとなる状態がＮ回連続した時には、Ｎ段
のシフトレジスタ４のＮ段目のフリツプフロツプ
の出力Qnが高レベルとなる。
計数して高レベルになる場合、反転回路３には論
理和回路を用い、誤り計数回路１の出力とＮ段の
シフトレジスタ４の１段目のフリツプフロツプの
出力Q1との論理和を求め、Ｎ段のシフトレジス
タ４のリセツト端子に入力する。タイマ回路２か
らパルスが送出される前に誤り計数回路１の出力
が高レベルになると、タイマ回路２からパルスが
送出されたときに誤り計数回路１の出力の状態を
Ｎ段のシフトレジスタ４の１段目のフリツプフロ
ツプのQ1出力として記憶し、同時に誤り計数回
路１の出力は低レベルとなる。タイマ回路２から
パルスが送出される前に誤り計数回路１の出力が
高レベルとなる状態がＮ回連続した時には、Ｎ段
のシフトレジスタ４のＮ段目のフリツプフロツプ
の出力Qnが高レベルとなる。
このＮ段目のフリツプフロツプの出力は、誤り
警報として利用できる。タイマ回路２からパルス
が送出されると誤り計数信号が低レベルとなり、
その状態で次のタイマ回路２からのパルスが送出
されると論理和出力は低レベルとなり、Ｎ段のシ
フトレジスタ４の各段のフリツプフロツプの出力
Ｑは低レベルとなつてＮ段のシフトレジスタ４は
初期状態になる。
警報として利用できる。タイマ回路２からパルス
が送出されると誤り計数信号が低レベルとなり、
その状態で次のタイマ回路２からのパルスが送出
されると論理和出力は低レベルとなり、Ｎ段のシ
フトレジスタ４の各段のフリツプフロツプの出力
Ｑは低レベルとなつてＮ段のシフトレジスタ４は
初期状態になる。
第２に誤り計数回路１がＫ個以上の誤りパルス
を計数した時には、高レベルから低レベルに変化
する場合に反転回路３としては論理積の反転回路
を用い、誤り計数回路１の出力とＮ段のフリツプ
フロツプ４の１段目のフリツプフロツプの出力
Q1との論理積の反転をＮ段のシフトレジスタ４
のセツト端子に入力する。これによつて、誤り計
数回路１の出力が低レベルの場合には、セツト端
子入力をＮ段のシフトレジスタ４の各段のフリツ
プフロツプの出力として記憶し、Ｎ回連続すれば
Ｎ段目のフリツプフロツプの出力が高レベルから
低レベルになるため、この出力を警報として利用
できる。
を計数した時には、高レベルから低レベルに変化
する場合に反転回路３としては論理積の反転回路
を用い、誤り計数回路１の出力とＮ段のフリツプ
フロツプ４の１段目のフリツプフロツプの出力
Q1との論理積の反転をＮ段のシフトレジスタ４
のセツト端子に入力する。これによつて、誤り計
数回路１の出力が低レベルの場合には、セツト端
子入力をＮ段のシフトレジスタ４の各段のフリツ
プフロツプの出力として記憶し、Ｎ回連続すれば
Ｎ段目のフリツプフロツプの出力が高レベルから
低レベルになるため、この出力を警報として利用
できる。
第２図は、第１図に示す本考案の実施例を詳細
に示す４段構成のシフトレジスタを使用した回路
図である。第２図において、５〜１２はフリツプ
フロツプを表わし、１３，１４はそれぞれNOR
ゲートを表わす。タイマ回路２からパルスが出力
される前に誤りパルスが入力されると、その立上
りでフリツプフロツプ５〜８のそれぞれの出力Ｑ
端子が順に高レベルになる。そこで、４個以上の
誤りパルスが入力されると、フリツプフロツプ８
のＱ出力が高レベルになつてNORゲート１４の
出力が高レベルになり、フリツプフロツプ９〜１
２によつて構成される４段のシフトレジスタ４が
セツトされる。この状態でタイマ回路２からパル
スが出力されると、フリツプフロツプ９の出力Ｑ
が高レベルとなり、同時に誤りパルスを計数して
いるフリツプフロツプ５〜８で構成される４段の
シフトレジスタ４のＱ出力は低レベルとなる。タ
イマ回路２からパルスが出力される前に誤りパル
スが４個以上入力されると、フリツプフロツプ８
の出力の状態がフリツプフロツプ９〜１２のＱ出
力として記憶されることになる。４回連続してタ
イマ回路２からパルスが出力される前に誤りパル
スが４個以上入力されると、フリツプフロツプ１
２のＱ出力が高レベルとなる。この出力を警報出
力とすることができる。
に示す４段構成のシフトレジスタを使用した回路
図である。第２図において、５〜１２はフリツプ
フロツプを表わし、１３，１４はそれぞれNOR
ゲートを表わす。タイマ回路２からパルスが出力
される前に誤りパルスが入力されると、その立上
りでフリツプフロツプ５〜８のそれぞれの出力Ｑ
端子が順に高レベルになる。そこで、４個以上の
誤りパルスが入力されると、フリツプフロツプ８
のＱ出力が高レベルになつてNORゲート１４の
出力が高レベルになり、フリツプフロツプ９〜１
２によつて構成される４段のシフトレジスタ４が
セツトされる。この状態でタイマ回路２からパル
スが出力されると、フリツプフロツプ９の出力Ｑ
が高レベルとなり、同時に誤りパルスを計数して
いるフリツプフロツプ５〜８で構成される４段の
シフトレジスタ４のＱ出力は低レベルとなる。タ
イマ回路２からパルスが出力される前に誤りパル
スが４個以上入力されると、フリツプフロツプ８
の出力の状態がフリツプフロツプ９〜１２のＱ出
力として記憶されることになる。４回連続してタ
イマ回路２からパルスが出力される前に誤りパル
スが４個以上入力されると、フリツプフロツプ１
２のＱ出力が高レベルとなる。この出力を警報出
力とすることができる。
フリツプフロツプ８の出力Ｑが低レベルの条件
下で、タイマ回路２からパルスが出力されたとき
には、フリツプフロツプ９の出力Ｑが低レベルに
なり、反転回路３を構成するNORゲート１４の
出力は低レベルになる。そこで、フリツプフロツ
プ９〜１２の出力Ｑは低レベルとなる。つまり、
この実施例では一定時間Ｔの間には４個以上の誤
りパルスを計数する現象が４回連続した時に、警
報出力が低レベルから高レベルとなる。
下で、タイマ回路２からパルスが出力されたとき
には、フリツプフロツプ９の出力Ｑが低レベルに
なり、反転回路３を構成するNORゲート１４の
出力は低レベルになる。そこで、フリツプフロツ
プ９〜１２の出力Ｑは低レベルとなる。つまり、
この実施例では一定時間Ｔの間には４個以上の誤
りパルスを計数する現象が４回連続した時に、警
報出力が低レベルから高レベルとなる。
（考案の効果）
以上説明したように本考案によれば、誤り計数
回路の出力を記憶する機能のほかにＮ段のシフト
レジスタに警報を発生送出する機能も備えること
によつて、段数が多くなつてもフリツプフロツプ
の数が増加するだけで多入力の論理積を求める必
要がなくなり、回路の簡易化と経済性向上とを達
成できると云う効果がある。
回路の出力を記憶する機能のほかにＮ段のシフト
レジスタに警報を発生送出する機能も備えること
によつて、段数が多くなつてもフリツプフロツプ
の数が増加するだけで多入力の論理積を求める必
要がなくなり、回路の簡易化と経済性向上とを達
成できると云う効果がある。
第１図は、本考案による誤り警報発生送出回路
の一実施例を示すブロツク図である。第２図は、
第１図の誤り警報発生送出回路の詳細を示す回路
図である。 １……誤り計数回路、２……タイマ回路、３…
…反転回路、４……シフトレジスタ、５〜１２…
…フリツプフロツプ、１３，１４……NORゲー
ト。
の一実施例を示すブロツク図である。第２図は、
第１図の誤り警報発生送出回路の詳細を示す回路
図である。 １……誤り計数回路、２……タイマ回路、３…
…反転回路、４……シフトレジスタ、５〜１２…
…フリツプフロツプ、１３，１４……NORゲー
ト。
Claims (1)
- 一定周期でクロツクパルスを発生するためのタ
イマ回路と、前記タイマ回路のクロツクパルスに
より初期状態に設定することができ、誤りパルス
を入力して予め定められた個数以上の誤りパルス
を計数すると出力状態を変化させる誤り計数回路
と、前記タイマ回路から出力された前記クロツク
パルスならびに前記誤り計数回路から出力された
データをそれぞれクロツク入力端子ならびにデー
タ入力端子に入力し、複数段のフリツプフロツプ
により前記データをシフトして警報を出力するた
めのシフトレジスタと、前記誤り計数回路のデー
タ出力と前記シフトレジスタの１段目のフリツプ
フロツプのＱ出力との論理和または論理積の反転
を求め、前記シフトレジスタのリセツト端子また
はセツト端子に供給するための反転回路とを具備
して構成したことを特徴とする誤り警報発生送出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP878485U JPH04604Y2 (ja) | 1985-01-25 | 1985-01-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP878485U JPH04604Y2 (ja) | 1985-01-25 | 1985-01-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126648U JPS61126648U (ja) | 1986-08-08 |
| JPH04604Y2 true JPH04604Y2 (ja) | 1992-01-09 |
Family
ID=30488391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP878485U Expired JPH04604Y2 (ja) | 1985-01-25 | 1985-01-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04604Y2 (ja) |
-
1985
- 1985-01-25 JP JP878485U patent/JPH04604Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61126648U (ja) | 1986-08-08 |
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