JPH0460532B2 - - Google Patents

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JPH0460532B2
JPH0460532B2 JP15372986A JP15372986A JPH0460532B2 JP H0460532 B2 JPH0460532 B2 JP H0460532B2 JP 15372986 A JP15372986 A JP 15372986A JP 15372986 A JP15372986 A JP 15372986A JP H0460532 B2 JPH0460532 B2 JP H0460532B2
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capacitance
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voltage
input
inverter
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Atsushi Kimura
Terutaka Hirata
Toshio Sekiguchi
Masahiro Hasegawa
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Yokogawa Electric Corp
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Yokogawa Electric Corp
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  • Transmission And Conversion Of Sensor Element Output (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、差圧あるいは圧力などによる変位を
静電容量を介して電気信号に変換する変位変換装
置に係り、特にその分解能を向上させた変位変換
装置に関する。
＜従来の技術＞ 第１１図に特開昭57−26711号「容量式変位変
換装置」に開示されている従来の変位変換装置を
示し、これについて説明する。
CXは圧力などによる変位を受けてその容量値
が変化する静電容量である。静電容量CXの一端
はインバータG1の入力端に接続されると共に分
布容量CSを介して共通電位点COMに接続されて
いる。インバータG1の入出力端の間には双方向
定電流回路CCが接続されその出力端はインバー
タG2を介して静電容量CXの他端に接続されてい
る。ここでインバータG1，G2は増幅手段を形成
しインバータG2の出力から静電容量CXインバー
タG1の入力端の電圧と同相の電圧を帰還する。
また双方向定電流回路CCはインバータG1の入力
端の電圧とは逆相で帰還する帰還手段を構成す
る。
次に、第１１図に示す変位変換装置の動作につ
いて第１２図に示す波形図を用いて説明する。
インバータG2の出力がハイレベル“Ｈ”で電
圧＋Ｅが生じたとき（第１２図イ）は、その立上
りにより静電容量CXと分布容量CSの直列回路が
急速に充電され分布容量CSの端子電圧が急激に一
定電圧に達するので第１２図ロに示すようにほぼ
垂直に立上る。また、このときインバータG1の
出力はローレベル“Ｌ”で共通電位点COMのゼ
ロ電位となるので、分布容量CSの充電電荷は双方
向定電流回路CCとインバータG1の出力インピー
ダンスを介して一定電流ｉで直ちに放電を開始し
第１２図ロに示すようにインバータG1の入力端
の電圧は直線的に低下する。インバータG1のス
レツシヨルド電圧VTHまで低下するとインバータ
G1の出力がハイレベル“Ｈ”の＋Ｅに反転し
（第１２図ハ）これによつてインバータG2の出力
はローレベル“Ｌ”になるので、分布容量CSの残
留電荷が静電容量CXを介して急速に放電し、イ
ンバータG1の入力端の電圧が垂直に低下した後、
インバータG1の出力端のハイレベル“Ｈ”によ
り双方向定電流回路CCによる定電流ｉにより分
布容量CSが充電されてインバータG1の入力端の
電圧が直線的に上昇する（第１２図ハ）。スレシ
ヨルド電圧VTHに達するインバータG1の出力がロ
ーレベル“Ｌ”に反転しこれによつてインバータ
G2の出力はハイレベル“Ｈ”になるので、再び
インバータG2からの充電が行なわれ、この動作
が繰り返される。
ここで、スレシヨルド電圧VTHを基準とする分
布容量CSの両端の変化電圧e10は、次式で示され
る。
e10＝CX／CX＋CSＥ (1) また、変化電圧e10がスレシヨルド電圧VTHまで減
少するのに必要とする時間t10は、次式で与えら
れる。
it10＝e10（CX＋CS） (2) (1)、(2)式を用いて、 t10＝CXＥ／ｉ (3) となる。なお、充放電が反復されるうちに分布容
量CSにはスレツシヨルドに応じた電荷が基準電位
として定められこれを中心として充放電が行われ
るため、充電側の変化電圧e10と放電側の変化電
圧e20とは等しくなり、この変化電圧e20分の充電
を双方向定電流回路CCによる定電流ｉによつて
行なうことにより時間t10とt20は等しくなり次式
が成立する。
t10＝t20＝Ｅ／ｉCX (4) 従つて、周期t10、t20は静電容量CXに比例し、
静電容量CXは対向する電極の変位により変化す
る。
＜発明が解決しようとする問題点＞ この様な従来の変位変換装置は、出力のパルス
信号の周期t10（t20）が所定幅の変位に対して所定
幅の静電容量CXが変化するように作動する。
従つて、変位の変動幅が小さい場合には静電容
量CXの変動幅も小さく、このため分解能が小さ
くなり精度の低下を招く問題点がある。
＜問題点を解決するための手段＞ この発明は、以上の問題点を解決するために、
検出すべき変位に応じて変化する静電容量と、こ
の静電容量の一端が入力端に接続された増幅手段
と、この増幅手段の出力端からその入力端に反転
電流を供給する負帰還手段と、前記増幅手段の入
力と同位相で先の静電容量の他端を駆動する駆動
手段と、先の増幅手段の入力端と一端が接続され
前記静電容量の２倍の値より小さい値の固定容量
と、前記増幅手段の入力と同相あるいは逆相の電
圧で駆動して電源電圧の1/2と所定電圧を交互に
先の固定容量の他端に印加する駆動手段と、先の
増幅手段の出力に関連したパルス信号を用いて所
定の演算を実行し先の変位に対応した出力を出す
第１マイクロコンピユータ手段とを具備すること
を主要な構成としたものである。
＜作用＞ この様な本発明の主要な構成により、静電容量
の一部が所定値だけ減じられた形で変位に対応し
たパルス幅をもつパルス信号が出力されるので、
分解能が拡大し精度が向上する。
＜実施例＞ 以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の一実施例を示すブロツ
ク図である。尚、従来の技術の技術と同一の機能
を有する部分には同一の符号を付し適宜にその説
明を省略する。
静電容量CXの一端はインバータG1の入力端に
接続されると共に分布容量CSを介して共通電位点
COMに接続されている。インバータG1の入出力
端間には双方向定電流回路CCが接続され負帰還
路を形成している。また、静電容量CXの他端は
インバータG1の出力端からナンドゲートG3の入
力の一端とその出力端を介して接続され、ナンド
ゲートG3の他端は端子TL1を介して印加される
制御信号CSによりその開閉が制御される。
インバータG1の入力端には固定容量CFが接続
され、その他端とインバータG1の出力端の間に
は駆動回路DRCが接続されている。駆動回路
DRCの中には電源電圧＋Ｅと共通電位点COMと
の間に直列に接続されたスイツチS1，S2，S3，S4
が設けられ、スイツチS2とS3の接続点には＋Ｅ／
２の電圧が印加されている。スイツチS1とS4はア
ンドゲートG4，G5の出力で、スイツチS2とS3は
インバータG6の出力でそれぞれの開閉が制御さ
れる。アンドゲートG4，G5の各入力の一端とイ
ンバータG6の入力端にはそれぞれインバータG1
の出力が印加されている。更に、アンドゲート
G4の入力の他端には制御信号CSが、アンドゲー
トG5の入力の他端にはインバータG7により反転
された制御信号CSがそれぞれ印加され、これ等
を制御する。スイツチS1とS2、S3とS4の各接続点
はそれぞれ固定容量CFの他端に接続されている。
出力のパルス信号はインバータG1の出力端か
ら端子TL2を介して取出される。なお、各インバ
ータ、アンドゲートおよびナンドゲートはそれぞ
れ電源電圧＋Ｅで付勢されている。
次に、以上の如く構成された第１図に示す容
量／時間変換部CTV1について第２図、第３図を
用いてその動作を説明する。
先ず、制御信号CSが第３図イに示すようなハ
イレベル“Ｈ”で＋Ｅの状態について説明する。
インバータG1の出力端がハイレベル“Ｈ”の
周期TXの状態（第３図ハ）ではインバータG1の
入力端は第２図イに示す接続となつている。この
状態では、双方向定電流回路CCの他端は＋Ｅの
電圧が印加されているのでこれにより各容量が充
電されインバータG1の入力端の電圧が一定割合
で上昇しそのスレツシヨルド電圧VTHを越える
（第３図ロ）とインバータG1の出力端の電圧がロ
ーレベル“Ｌ”に反転し第２図ロの状態となる。
第２図のイからロに反転する直前の各容量の充
電電荷は第２図イから（CF＋CX＋CS）VTH−CFＥ
であり、反転した直後の各容量の充電電荷はこの
ときのインバータG1の入力端の電圧をV+とすれ
ば第２図ロから（CF＋CX＋CS）V+−１／２CFＥ− CXＥとなる。反転の直前と直後における電荷の
総量は変化しないので、次式が成立する。
（CF＋CX＋CS）VTH−CFＥ ＝（CF＋CX＋CS）V+−CXＥ−CF／２Ｅ ∴V+＝VTH +＋CX−１／2CF／（CF＋CX＋CS）Ｅ (5) 第２項がスレツシヨルド電圧VTHから上昇した
変化電圧e′1であり、この変化電圧e′1がスレツシ
ヨルド電圧VTHまで双方向定電流回路CCの定電流
ｉによつて減少させられる時間である周期T′Xは
次式で与えられる。
iT′X＝e′1（CF＋CX＋CS） (6) 従つて、(5)式の第２項のe′1と(6)式から T′X＝CX−１／2CF／ｉＥ (7) を得る。インバータG1のスレツシヨルド電圧VTH
にその入力端の電圧が達するとインバータG1の
出力端はハイレベル“Ｈ”に反転し第２図イの状
態となる。ただし、第２図ロのV+の代りにVHT、
第２図イのVTHの代りにインバータG1の入力端の
電圧V-を置き換えたものになる。従つて、この
場合の反転の直前と直後における電荷の関係は （CF＋CX＋CS）VTH−CFＥ ＝（CF＋CX＋CS）V-−CFＥ ∴V-＝VTH−CX−１／2CF／（CF＋CX＋CS）Ｅ (8) となる。第２項がスレツシヨルド電圧VTHから下
降した変化電圧e1であり、この変化電圧e1がスレ
ツシヨルド電圧VTHまで双方向定電流回路CCの定
電流ｉによつて増大させられる時間である周期
TXは次式で与えられる。
iTX＝e1（CF＋CX＋CS） (9) 従つて、(8)式の第２項のe1と(9)式から TX＝CX−１／2CF／ｉＥ (10) を得る。(7)、(10)式から周期TXとT′Xとは等しく、
いずれも静電容量CXと固定容量CF／２との差に
対応した周期をもつパルス信号が端子TL2に得ら
れる。この場合にはCX＜1 2CFの関係を満していな
いと発振が継続されない。ここで(4)式と(10)式とを
比較すると、(4)式では静電容量CXに対応した周
期t10をもつ発振が繰り返されるが(10)式では固定
容量CXと静電容量1 2CXとの差に対応した周期TXを
もつ発振となり(4)式の場合に比べて高い周波数と
なり分解能が向上する。
以上は定電流ｉ、電源電圧Ｅが一定であり固定
容量CFが既知であればそのまま成立するが、制
御信号CSをローレベル“Ｌ”のゼロの状態へ切
換える操作を加えることにより、これ等が必ずし
も一定あるいは既知でなくても分解能を向上させ
ることができる。次にこの点につき説明する。
この場合には静電容量CXの他端はインバータ
G1の出力端のレベルに関係なくハイレベル“Ｈ”
に固定され、固定容量CFの他端に駆動回路DRC
によりE/2と共通電位の各電圧が交互に印加され
て発振が繰り返される。従つて、第２図における
静電容量CXの他端をハイレベルである＋Ｅに接
続し固定容量CFの他端をＥ／２とゼロとして制
御信号CSがハイレベルの状態と同様な計算をす
ると周期TF1、T′F1（第３図ハ）は次の様になる。
TF1＝TF′1＝１／2CF／ｉＥ (11) 従つて、(10)、(11)式より、 CFが一定のときは、 CX＝CF／２（TF1／TX−１） (12) ｉが一定のときは、 CX＝ｉ／Ｅ（TF1−TX） (13) として制御信号CSを操作することにより端子
TL2に現われるパルス信号の周期TF1、TXを用い
て未知の静電容量CXを求めることができる。
第４図は静電容量として互いに差動的に容量が
変化する差動容量の場合の実施例を示すブロツク
図である。
インバータG8とG9とが直列に接続されて増幅
器を形成し、この入出力端間にインバータG10、
駆動回路DRCおよび固定容量CFが直列に接続さ
れている。また、インバータG10の出力は駆動回
路DCCを介して移動電極MDに対向した固定電極
FD1，FD2で形成された差動容量CH，CLの各他端
に接続され、移動電極MDはインバータG8の入力
端に接続されている。駆動回路DCCはナンドゲ
ートG11，G12で構成されその各出力端は固定電
極FD1，FD2に接続されている。ナンドゲート
G11，G12の第１の入力端はインバータG10の出力
が、第２の各入力端はカウンタCT1の出力端Qo
のレベルおよびこのレベルをインバータG13で反
転したレベルの電圧が、第３の各入力端はラツチ
DLの出力をインバータG14で反転したレベルの電
圧がそれぞれ印加されている。なお、インバータ
G10の入力端はカウンタCT1の入力端CLに、駆動
回路DRCのアンドゲートG4の入力の他端はイン
バータG14の出力端にそれぞれ接続されている。
DLはラツチでありそのデータ端子Ｄは制御信
号CSが印加されそのクロツク端子Ｃに印加され
たカウンタCT1の出力の立上りに対応した制御信
号CSのレベルを出力端子Ｑに出力する。
更に、双方向定電流回路CCの一端はインバー
タG8の入力の一端に接続されその他端はナンド
ゲートG15，G16を介してG16の出力端と接続され
ている。ナンドゲートG15の各入力端はラツチDL
の出力端ＱとインバータG10の出力端と接続さ
れ、ナンドゲートG16の各入力端はナンドゲート
G11，G12，G15の各出力端とそれぞれ接続されて
いる。
次に、以上の如く構成された容量／時間変換部
CTV2の動作について第５図に示す波形図を用い
て説明する。
先ず、制御信号CSが第５図イに示すようなロ
ーレベル“Ｌ”でゼロの状態にある場合について
説明する。この場合はラツチDLの出力はローレ
ベルの状態にある。従つてインバータG14の出力
はハイレベルとなつている。
カウンタCT1の出力がハイレベル“Ｈ”（第５
図ハの周期TLの状態（第５図ニ）ではインバー
タG13の出力はローレベルとなるのでナンドゲー
トG12の出力はインバータG10の出力のレベルの
如何にかからわずハイレベルである＋Ｅに保持さ
れている。一方、ナンドゲートG11の第２、第３
の各入力端はハイレベルに保持されているのでイ
ンバータG10の出力レベルに依存したレベルの電
圧が固定電極FD2に印加される。
従つて、この場合は第１図において分布容量CS
に並列に差動容量CHが接続され静電容量CXの代
りに差動容量CLが接続された関係と機能的には
同等になるので、(7)式と(10)式を導いたのと同じ様
にして次式を得る。
TL＝ｎ（CL−２／1CF／ｉ）Ｅ (14) ただし、第４図に示す場合は第１図に示す場合に
対してカウンタCT1のｎビツトをカウントする間
はナンドゲートG11，G12により差動容量CL側が
選択されて発振を繰り返しているので(14)式におい
てｎ倍されている。
ナンドゲートG11の出力レベルがｎ回反転する
とカウンタCT1の出力がローレベル“Ｌ”に反転
（第５図ハ）し周期THの状態となる。この状態で
は、インバータG13とナンドゲートG11の各出力
はハイレベルに保持されたままとなる。そして、
固定電極FD1にはナンドゲートG12を介してイン
バータG10の出力レベルに依存したレベルの電圧
が印加される。従つて、この場合は第１図におい
て分布容量CSに並列に差動容量CLが接続され静
電容量CXの代りに差動容量CHが接続された関係
と機能的には同等になるので(14)式を導いたのと同
様にして次式を得る。
TH＝ｎ（CH−１／2CF／ｉ）Ｅ (15) 以上の状態を繰り返す。従つて、固定容量
CF／２と差動容量CLあるいはCHとの差に対応し
た周期TL，THをもつ発振となるので、差動容量
CL，CH自体による発振に対して高い周波数のパ
ルス信号を端子TL2より得ることができ分解能の
高い容量／時間変換部CTV2となる。
しかし、定電流ｉ、電源電圧Ｅが経時変化など
を持ち一定でなく、あるいは固定容量が既知でな
い場合には、更に次の手段を講ずることにより精
度向上を図ることができる。
この場合には制御信号CSを第５図イに示すよ
うにハイレベル“Ｈ”である＋Ｅに反転させる。
このときにはカウンタCT1の出力の立上りのタイ
ミング（第５図ハ）によりラツチDLの出力がハ
イレベル“Ｈ”に反転する。この状態ではナンド
ゲートG11，G12の出力はともにハイレベル“Ｈ”
に固定された＋Ｅの電位となり、固定容量CFの
他端の電圧レベルがＥ／２とゼロに変化し発振が
繰り返される。従つて、この場合は第１図におい
て分布容量CSに並列に差動容量CL，CHが接続さ
れたのと等価となり、第(11)式を導いたのと同じよ
うにして次式が得られる。
TF2＝nCF／ｉＥ (16) 従つて、(14)、(15)、(16)式から、 CFが一定のときは、 ｉが一定のときは、 として制御信号CSを操作することにより端子
TL2に現われるパルス信号の周期TF2，TL，THを
用いて未知の差動容量CL，CHを求めることがで
きる。
なお、双方向定電流回路CCの両端に浮遊容量
Ciが存在する場合および発振経路に全体として遅
れTdがある場合には、周期TL′，TH′，TF′2は TL′＝ｎ（CL−１／2CF−Ci／ｉ）Ｅ＋Td (19) TH′＝ｎ（CH−１／2CF−Ci／ｉ）Ｅ＋Td (20) TF′2＝ｎ（CF2−2Ci／ｉ）Ｅ＋Td （21） となるが、これ等の式を用いると、 CL＝ｉ／nE（TL′／TF2＋１／２）CF （22） CH＝ｉ／nE（TH′／TF2＋１／２）CF （23） となり、浮遊容量Ciと遅れTdが除去される。特
に、差動容量CL，CHが小さくなると発振経路の
遅れに伴う誤差が発生しやすくなるが、この場合
にも（22）（23）式によれば誤差要因とはならな
い。
第６図は容量／時間変換部CVT1，CVT2から
のパルス信号が入力され信号処理をするマイクロ
コンピユータ部の構成を示すブロツク図である。
容量／時間変換部としてCVT2を用いる場合を例
として説明する。
１０は容量／時間変換部CVT2からのパルス信
号が入力されて信号処理をして出力するマイクロ
コンピユータ部である。１１は時間信号をデジタ
ル値に変換するタイマカウンタである。１２は
RAM（ランダムアクセスメモリ）、１３はROM
（リードオンリーメモリ）でありこれ等のアドレ
ス指定はCPU（プロセツサ）１４からバス１５、
ラツチデコーダ１６を介してなされる。タイマカ
ウンタ１１からの出力データはデータバス１７を
介してRAM１２に格納される。ROM１３には
所定の演算プログラムおよび初期データが格納さ
れており、CPU１４の制御のもとにROM１３に
格納された演算手順に従つて演算され、その結果
はRAM１２に格納される。１８はコントロール
バスであり、CPU１４によりタイマカウンタ１
１、RAM１２、ROM１３の動作を制御すると
共に容量／時間変換部CVT2へ制御信号CSを出力
する。
最終の演算結果はタイマカウンタ１９によりデ
ユテイ信号に変換され、デユテイ信号はデユテ
イ／アナログ変換部２０でアナログ信号に変換さ
れて出力端２１に出力される。
次に、第６図に示すマイクロコンピユータ部で
の信号処理について第７図に示すフローチヤート
図に用いて説明する。
先ず、ステツプで初期データとして周期TF2
がROM１３からRAM１２に設定される。次に、
移動電極MDのバネ定数Ｋ、固定容量CF、定電流
ｉ、カウンタCT1のビツト数ｎ、電源電圧Ｅ、差
圧ΔPがゼロのときの各差動容量CL，CHの値Cpな
どがROM１３からRAM１２に設定される（ス
テツプ）。ステツプでは容量／時間変換部
CVT2からその出力のパルス信号の周期TL，TH
が読込まれる。次に、ROM１３に内蔵された演
算プログラムにより(17)、(18)式あるいは（22）、
（23）式の演算が実行され差動容量CL，CHが算出
される（ステツプ）。
ステツプでの演算は次のようになされる。差
動容量CL，CHは各々次式で示される。
これ等の式から、差圧ΔPは ΔP＝１／Ｋ（CL−CH／CL＋CH） （25） と表わせる。従つて、ステツプで得たCL，CH
を用いてROM１３に内蔵された（25）式に示す
演算プログラムにより、差圧ΔPが演算される。
また、バネ定数Ｋを乗じて変位を求める。演算結
果は、タイマカウンタ１９、デユテイ／アナログ
変換器２０を介して出力端２１に出力される。
周期TF2は短時間では変化しないので周期TL，
THの読み込みの1/5〜1/10サイクルで周期TF2を
読込んで良いのでステツプでこの補正周期の判
断を行ない、補正周期に達しないときはステツプ
に戻り、補正周期に達するとステツプに移行
し制御信号CSを操作して周期TF2を読み込み、以
後この周期TF2を用いて(17)、(18)、（22）、（23）の
各演算が実行される。
第８図は容量／時間変換部の第３の実施例を示
すブロツク図である。この容量／時間変換部
CVT3は移動電極MDの位相とカウンタCT1の入
力端CLの入力位相とが異なる場合を示している。
この場合は、カウンタCT1の入力端CLとインバー
タG5との間にインバータG17を挿入してカウンタ
CT1の入力位相を反転している。このようにした
ときはカウンタCT1の出力端とラツチDLのクロ
ツク端子Ｃとの間にインバータG18を挿入し、更
に第４図におけるアンドゲートG4，G5、ナンゲ
ートG11，G12，G15，G16の代りに、それぞれノ
アゲードG19，G20，G21，G22，G23およびG24と
置き換えても第４図に示す場合と同様に動作す
る。
第９図は容量／時間変換部の第４の実施例を示
すブロツク図である。この容量／時間変換部
CVT4は基準容量CFを２種類使用し分解能を２段
で切換えるようにしたものである。駆動回路
DRCの出力端に双投の切換スイツチSW1を設け
固定容量CF1，CF2を切換えるようにし、更にカウ
ンタCT1の出力端をQnとQoの２種類としてスイ
ツチSW2で切換えて端子TL2に出力する。これ等
のスイツチSW1，SW2はマイクロコンピユータ部
１０のコントロールバス１８を介して与えられる
切替信号SS1によりその開閉が制御される。
第１０図は容量／時間変換部の第５の実施例を
示すブロツク図である。この容量／時間変換部
CVT5は移動電極MDの位相とカウンタCT1の入
力端CLの入力位相が異なる場合に固定容量CFを
励振する電圧をV1，V2の２種類としてスイツチ
S5，S6を介して切換え、固定容量CFの１個とし
たものである。スイツチS1，S4は第４図における
アンドゲートG4，G5の入力にさらに切替信号SS1
をインバータG25を介して印加される入力端が追
加されたアンドゲートG4′，G5′の出力で制御され
る。スイツチS5，S6はアンドゲートG26，G27の
出力でその開閉が制御され、スイツチS1とS5、S4
とS6とは互いに切替信号SS1により逆相関係で開
閉される。従つて、切替信号SS1により電源電圧
＋Ｅの代りに電圧V1で、ゼロ電圧の代りに電圧
V2でそれぞれ固定容量CFを励振することができ
る。なお、第９図と第１０図に示す実施例ではカ
ウンタCT1の出力をスイツチSW2により切換えた
が、この代りに双方向定電流回路CCの定電流値
ｉを変えるようにしても同じ結果が得られる。
＜発明の効果＞ 以上、実施例とともに具体的に説明したように
第１発明によれば従来に比べて分解能を向上させ
ることができるのでより精度の向上を図ることが
でき、更に第２発明によれば第１発明による効果
に加えて双方向定電流回路の電流値の経時変化、
その両端に生ずる浮遊容量、発振経路の時間遅れ
電源電圧の変動などを全て除去することができ
る。特にセンサ自体が小形になり差動容量自体が
小さくなつて来ると発振経路の時間遅れに起因す
る誤差が大きくなつて来るがこの場合には更に有
効な効果を発揮する。
【図面の簡単な説明】
第１図は本発明の容量／時間変換部に係る一実
施例を示すブロツク図、第２図は第１図に示す回
路の動作を説明するための接続図、第３図は第１
図に示す実施例の各部の波形を示す波形図、第４
図は本発明の容量／時間変換部に係る第２実施例
を示すブロツク図、第５図は第４図に示す実施例
の各部の波形を示す波形図、第６図は本発明の全
体構成を示すブロツク図、第７図は第６図に示す
実施例の信号処理の手順を示すフローチヤート
図、第８図〜第１０図は本発明の容量／時間変換
部に係る、第３〜第５実施例を示すブロツク図、
第１１図は従来の変位変換装置を示すブロツク
図、第１２図は第１１図に示す変位変換装置の各
部の波形を示す波形図である。 CX……静電容量、CS……分布容量、CL，CH…
…差動容量、CC……双方向定電流回路、CF……
固定容量、CS……制御信号、CT1……カウンタ、
DL……ラツチ、CVT1〜CVT……容量／時間変
換部、１０……マイクロコンピユータ部、１１，
１９……タイマカウンタ、１７……データバス、
１８……コントロールバス、２０……デユテイ／
アナログ変換器。

Claims (1)

  1. 【特許請求の範囲】 １ 検出すべき変位に応じて変化する静電容量
    と、この静電容量の一端が入力端に接続された増
    幅手段と、この増幅手段の出力端からその入力端
    に反転電流を供給する負帰還手段と、前記増幅手
    段の入力と同位相で前記静電容量の他端を駆動す
    る第１駆動手段と、前記増幅手段の入力端と一端
    が接続され前記静電容量の２倍の値より小さい値
    の固定容量と、前記増幅手段の入力と同相あるい
    は逆相の電圧で駆動して電源電圧の1/2と所定電
    圧を交互に前記固定容量の他端に印加する第２駆
    動手段と、前記増幅手段の出力に関連したパルス
    信号を用いて所定の演算を実行し前記変位に対応
    した出力を出す第１マイクロコンピユータ手段と
    を具備する変位変換装置。 ２ 検出すべき変位に応じて差動的に変化する静
    電容量と、この静電容量の移動端が入力端に接続
    された増幅手段と、この増幅手段の出力端からそ
    の入力端に反転電流を供給する負帰還手段と、制
    御信号の所定レベルにおいて前記増幅手段の入力
    と同位相で電源電圧と所定電位を繰り返すサイク
    ルを前記静電容量の２つの固定端に交互に印加し
    前記制御信号の反転レベルにおいて前記静電容量
    の２つの固定端を所定電位に固定する第３駆動手
    段と、前記増幅手段の入力端と一端が接続され前
    記静電容量の２倍の値より小さい値の固定容量
    と、前記増幅手段の入力と同相あるいは逆相の電
    圧で駆動して電源電圧の1/2と所定電圧を交互に
    前記固定容量の他端に印加する第２駆動手段と、
    前記制御信号を所定の手順に基づいて出力すると
    共に前記増幅手段の出力に関連したパルス信号を
    用いて所定の演算を実行し前記変位に対応した出
    力を出す第２マイクロコンピユータ手段とを有す
    る変位変換装置。
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