JPH03214252A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH03214252A JPH03214252A JP2009669A JP966990A JPH03214252A JP H03214252 A JPH03214252 A JP H03214252A JP 2009669 A JP2009669 A JP 2009669A JP 966990 A JP966990 A JP 966990A JP H03214252 A JPH03214252 A JP H03214252A
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- JP
- Japan
- Prior art keywords
- signal
- state
- register
- bus
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に、記憶装置（
以下メモリと称す）や入出力装置（以下ｌ７１０と称す
）とのデータ転送が行われるマイクロプロセッサに関す
る。
以下メモリと称す）や入出力装置（以下ｌ７１０と称す
）とのデータ転送が行われるマイクロプロセッサに関す
る。
従来、この種のマイクロプロセッサは、メモリやＩｌｏ
とアクセスする時のバスサイクルが起動されると、書き
込みや読み出し等の制御信号が一定のタイミングでアク
ティブとなり、メモリやＩｌｏとのデータ転送が行われ
ていた。
とアクセスする時のバスサイクルが起動されると、書き
込みや読み出し等の制御信号が一定のタイミングでアク
ティブとなり、メモリやＩｌｏとのデータ転送が行われ
ていた。
上述した従来のマイクロプロセッサは、バスサイクルに
おいて制御信号のアクティブタイミングは、バスサイク
ルの起動時から一定時間後に固定されている。
おいて制御信号のアクティブタイミングは、バスサイク
ルの起動時から一定時間後に固定されている。
しかし、Ｔ１０の種類によっては書き込みデータ転送が
行なわれた直後に、次の動作を行なうことができないも
の、つまり、書き込み回復時間を長くとる必要のものが
ある。このような場合、Ｉｌｏに対する書き込み動作が
連続しないようなソフト的な配慮が必要となる。例えば
、プログラマは、Ｉ、１０の書き込み回復時間を長くと
る必要性のため、Ｉｌｏへの書き込みを行なう時には書
き込みサイクルが連続しないように、ＮＯＰ （ノーオ
ペレーション命令）を挿入しなければならないというよ
うな自体が発生してしまう。
行なわれた直後に、次の動作を行なうことができないも
の、つまり、書き込み回復時間を長くとる必要のものが
ある。このような場合、Ｉｌｏに対する書き込み動作が
連続しないようなソフト的な配慮が必要となる。例えば
、プログラマは、Ｉ、１０の書き込み回復時間を長くと
る必要性のため、Ｉｌｏへの書き込みを行なう時には書
き込みサイクルが連続しないように、ＮＯＰ （ノーオ
ペレーション命令）を挿入しなければならないというよ
うな自体が発生してしまう。
また、マイクロプロセッサの動作周波数をハード的に変
えた場合には、ダミーの命令（書き込みサイクルが連続
しないための処Ｍ）を増やしたり、減らしたりする必要
が生じるという欠点がある。
えた場合には、ダミーの命令（書き込みサイクルが連続
しないための処Ｍ）を増やしたり、減らしたりする必要
が生じるという欠点がある。
本発明の目的は、書き込み回復時間が長い■１０を用い
た時でも、プログラムの変更やハードウェアの付加等の
必要がないマイクロプロセッサを提供することにある。
た時でも、プログラムの変更やハードウェアの付加等の
必要がないマイクロプロセッサを提供することにある。
本発明のマイクロプロセッサは、外部装置に対する制御
信号を発生させる制御回路と、所望の値が設定されるレ
ジスタと、前記レジスタの値に応答して前記制御回路に
対して前記制御信号の活性化タイミングを制御するステ
ート生成回路とを有すること特徴とする。
信号を発生させる制御回路と、所望の値が設定されるレ
ジスタと、前記レジスタの値に応答して前記制御回路に
対して前記制御信号の活性化タイミングを制御するステ
ート生成回路とを有すること特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図である。同図に示すように、マイクロプロセッサ１
内部にレジスタ２とステート生成回路３及びバス制御口
ｌｉ′８４がある。レジスタ２にはＩ１０サイクル起動
における■／′０制御信号が印加されるまでの余白期間
を設定するための値が格納されている。ステート生成回
路３は方形波信号のクロックＣＬＫ５とバスサイクルを
起動させるためのアクセス要求信号６と外部端子である
Ｒ、、ＥＡＤＹ信号７及びレジスタ２の内容を入力し、
ステートＳ１信号８．ステートＳ２信号９スデートＳＩ
信号１０をバス制御回路４へ出力する。バス制御口１？
８４はステート信号群の信号状態によりアドレスバス１
１とメモリ、１１０制御信号１２の変化タイミングを決
定する。
ク図である。同図に示すように、マイクロプロセッサ１
内部にレジスタ２とステート生成回路３及びバス制御口
ｌｉ′８４がある。レジスタ２にはＩ１０サイクル起動
における■／′０制御信号が印加されるまでの余白期間
を設定するための値が格納されている。ステート生成回
路３は方形波信号のクロックＣＬＫ５とバスサイクルを
起動させるためのアクセス要求信号６と外部端子である
Ｒ、、ＥＡＤＹ信号７及びレジスタ２の内容を入力し、
ステートＳ１信号８．ステートＳ２信号９スデートＳＩ
信号１０をバス制御回路４へ出力する。バス制御口１？
８４はステート信号群の信号状態によりアドレスバス１
１とメモリ、１１０制御信号１２の変化タイミングを決
定する。
第２ＵＡは本発明の構成要件の１つであるステ−１〜生
成回路３の動作の一例を示す状態遷移図である。マイク
ロプロセッサ１の内部状態としてはＳＬ、Ｓ２．ＳＩの
いずれかであり、各状態は１クロツク（ＣＬＫ）単位で
遷移する。ここでＳ１状態とはＩ１０サイクルとなって
アドレスバスにデータを供給しているが、Ｉ１０１０制
御信丈だ供給していない状態、Ｓ２状態とはアドレスバ
スにデータを供給すると共にＩ１０１０制御信供給して
いる状態、ＳＩ状態とは、アドレスデータも、１１０制
御信号も供給されていないアイドリング状態をいう。
成回路３の動作の一例を示す状態遷移図である。マイク
ロプロセッサ１の内部状態としてはＳＬ、Ｓ２．ＳＩの
いずれかであり、各状態は１クロツク（ＣＬＫ）単位で
遷移する。ここでＳ１状態とはＩ１０サイクルとなって
アドレスバスにデータを供給しているが、Ｉ１０１０制
御信丈だ供給していない状態、Ｓ２状態とはアドレスバ
スにデータを供給すると共にＩ１０１０制御信供給して
いる状態、ＳＩ状態とは、アドレスデータも、１１０制
御信号も供給されていないアイドリング状態をいう。
第３図に本発明の一実施例のバスサイクル動作タイミン
グ例を示す、Ｉ１０アクセスサイクルにおいて、レジス
タ２の内容が１′に設定され、Ｓ１→Ｓ１→Ｓ２→Ｓ２
の遷移の例を示している。
グ例を示す、Ｉ１０アクセスサイクルにおいて、レジス
タ２の内容が１′に設定され、Ｓ１→Ｓ１→Ｓ２→Ｓ２
の遷移の例を示している。
本発明の一実施例の動作を図面を参照して説明する。メ
モリサイクルの次にＩ１０サイクルがあるとのアクセス
要求信号６がアクティブとなると、メモリサイクルが終
了直後に８１状態となりステートＳ１信号８がｒｌ、と
なる。このＳ１状態では、アドレスバス１１にアドレス
情報を出力し、バスサイクルが起動開始となる。この時
、レジスタ２に格納されるデータ値によってＩ１０サイ
クルが起動されてからＩ、１０制御信号が供給されるま
でのＭ間が設定される。具体的には、レジスタ２に格納
されるデータ値が「ｎ」であればＳ１状態を’ｎ＋１」
回続けＳ２状態へ遷移する。
モリサイクルの次にＩ１０サイクルがあるとのアクセス
要求信号６がアクティブとなると、メモリサイクルが終
了直後に８１状態となりステートＳ１信号８がｒｌ、と
なる。このＳ１状態では、アドレスバス１１にアドレス
情報を出力し、バスサイクルが起動開始となる。この時
、レジスタ２に格納されるデータ値によってＩ１０サイ
クルが起動されてからＩ、１０制御信号が供給されるま
でのＭ間が設定される。具体的には、レジスタ２に格納
されるデータ値が「ｎ」であればＳ１状態を’ｎ＋１」
回続けＳ２状態へ遷移する。
Ｓ２状態では、アドレスバス１１にアドレス情報を出力
し続けると共にメモリ、Ｉ１０１０制御信２をアクティ
ブとする。またＳ２状態ではクロック５の立ち上りにて
ＲＥＡＤＹ信号７をサンプリングし、「１」であればＳ
１状態かＳＩ状態へ遷移し、ｒ Ｑ ４であればＳ２状
態を続けることになる。さらに、Ｓ１状態かＳＩ状態へ
遷移する場合にはメモリ、■１０１０制御信２をインア
クティブとする。
し続けると共にメモリ、Ｉ１０１０制御信２をアクティ
ブとする。またＳ２状態ではクロック５の立ち上りにて
ＲＥＡＤＹ信号７をサンプリングし、「１」であればＳ
１状態かＳＩ状態へ遷移し、ｒ Ｑ ４であればＳ２状
態を続けることになる。さらに、Ｓ１状態かＳＩ状態へ
遷移する場合にはメモリ、■１０１０制御信２をインア
クティブとする。
本実施例のようにレジスタ２に所望の値を設定すること
により、Ｉ１０サイクルが起動してからＩ１０１０制御
信が供給されるまでの期間が自動的に設けることになる
ため、プログラマがＩ１０サイクル時のＮＯＰ命令の挿
入などの考慮しなくともよいことになる。
により、Ｉ１０サイクルが起動してからＩ１０１０制御
信が供給されるまでの期間が自動的に設けることになる
ため、プログラマがＩ１０サイクル時のＮＯＰ命令の挿
入などの考慮しなくともよいことになる。
第４図は本発明の第２の実施例を説明するためのブロッ
ク図である。同図に示すように、マイクロプロセッサ１
０１内部にＡレジスタ１０２とＢしジスタ１０７とステ
ート生成回路１０３とバス制御口ｉ￥８１０４が設けら
れている。ステート生成回路１０３は方法波信号のクロ
ックＣＬＫ１０５とバスサイクル起動させるためのアク
セス要求信号１０６とＡレジスタ１０２の内容とＢレジ
スタ１０７の内容を入力し、ステー１− Ｓ Ｌ信号１
０８、ステートＳ２信号１０９．ステートＳＩ信号１１
０をバス制御回路１０４へ出力する。バス制御回路１０
４は前記ステート信号群の信号状態によりアトしスハス
１１１とメモリ、Ｉ、’Ｏ制御信号１１２の変化タイミ
ングを決定する。
ク図である。同図に示すように、マイクロプロセッサ１
０１内部にＡレジスタ１０２とＢしジスタ１０７とステ
ート生成回路１０３とバス制御口ｉ￥８１０４が設けら
れている。ステート生成回路１０３は方法波信号のクロ
ックＣＬＫ１０５とバスサイクル起動させるためのアク
セス要求信号１０６とＡレジスタ１０２の内容とＢレジ
スタ１０７の内容を入力し、ステー１− Ｓ Ｌ信号１
０８、ステートＳ２信号１０９．ステートＳＩ信号１１
０をバス制御回路１０４へ出力する。バス制御回路１０
４は前記ステート信号群の信号状態によりアトしスハス
１１１とメモリ、Ｉ、’Ｏ制御信号１１２の変化タイミ
ングを決定する。
本実施例６では、Ｓ２状態からの遷移をＢレジスタ］０
７に格納されるデータ値によって決まるようにしたもの
であり、第１の実施例に対して端子数を減らすという利
点がある。
７に格納されるデータ値によって決まるようにしたもの
であり、第１の実施例に対して端子数を減らすという利
点がある。
以上説明したように本発明は、レジスタに格納した値に
よってメモリやＩｌｏへの書き込み、読み出し用の制御
信号のアクティブとなるタイミングを可変にできる。
よってメモリやＩｌｏへの書き込み、読み出し用の制御
信号のアクティブとなるタイミングを可変にできる。
これによって、リカバリタイムを長く必要とする■／○
をシステムに取り込む際、ソフｌ〜ウェア設計者が、ハ
ードウェアの制限を考慮してダミーの命令をプログラミ
ングする必要がなく、最適なバスサイクルタイミングに
設計でき、バスの使用効率を高めることができる効果が
ある。
をシステムに取り込む際、ソフｌ〜ウェア設計者が、ハ
ードウェアの制限を考慮してダミーの命令をプログラミ
ングする必要がなく、最適なバスサイクルタイミングに
設計でき、バスの使用効率を高めることができる効果が
ある。
第１図は本発明の第］−の実施例を説明するためのブロ
ック図、第２図は本発明の構成要件の１つであるステー
ト生成回路の動作を示す状態遷移図、第３図は本発明の
第１の実施例のバスサイクル動作例を示すタイミング図
、第４図は本発明の第２の実施例を説明するためのブロ
ック図である。 １．１０１・・マイクロプロセッサ、２．１０２１０７
・レジスタ、３．１０３・・・ステート生成回路、４，
１０４・・バス制御回路、５．１０５・・・クロック信
号、６，１０６・・・アクセス要求信号、７・・外部Ｒ
ＥＡＤＹ信号、８，１０８・・・Ｓ１信号、９．１０９
・・・Ｓ２信号、１０，１１０・・・ＳＩ信号、１１１
］、１・・・アドレスバス、１２．１１２・・・メモリ
、Ｉ１０制御信号。
ック図、第２図は本発明の構成要件の１つであるステー
ト生成回路の動作を示す状態遷移図、第３図は本発明の
第１の実施例のバスサイクル動作例を示すタイミング図
、第４図は本発明の第２の実施例を説明するためのブロ
ック図である。 １．１０１・・マイクロプロセッサ、２．１０２１０７
・レジスタ、３．１０３・・・ステート生成回路、４，
１０４・・バス制御回路、５．１０５・・・クロック信
号、６，１０６・・・アクセス要求信号、７・・外部Ｒ
ＥＡＤＹ信号、８，１０８・・・Ｓ１信号、９．１０９
・・・Ｓ２信号、１０，１１０・・・ＳＩ信号、１１１
］、１・・・アドレスバス、１２．１１２・・・メモリ
、Ｉ１０制御信号。
Claims (1)
- 外部装置に対する制御信号を発生させる制御回路と、
所望の値が設定されるレジスタと、前記レジスタの値に
応答して前記制御回路に対して前記制御信号の活性化タ
イミングを制御するステート生成回路とを有すること特
徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009669A JPH03214252A (ja) | 1990-01-19 | 1990-01-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009669A JPH03214252A (ja) | 1990-01-19 | 1990-01-19 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214252A true JPH03214252A (ja) | 1991-09-19 |
Family
ID=11726620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009669A Pending JPH03214252A (ja) | 1990-01-19 | 1990-01-19 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214252A (ja) |
-
1990
- 1990-01-19 JP JP2009669A patent/JPH03214252A/ja active Pending
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