JPH0461266A - キャパシタンス素子及びその形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明は、半導体集積回路装置ｆ構成用の半絶縁性半導
体基板十に形成されているキャパシタンス素子、及びそ
の形成法に関する。 【従来の技栴】 従来、第４図を伴って次に述べる１−ヤバシタンス素子
が提案されている。 すなわち、半導体集積回路装置構成用の半絶縁性半導体
基板１の主面１ａｌに、Ｎ極Ｍ２△及びその配線１１２
Ｂとが、一体に形成され−（いる。 また、半絶縁性半導体基板１の主面１ａｆ−に、誘電体
層３が、電極１２Ａを覆って形成されＣいる。 さらに、半絶縁性半導体基板１の主面１ａＪ：に、電極
＠４Ａ及びその配線１４ｔ３とが、一体に且つ電極１１
４Ａが誘電体層３を介して電極層２Ａと対向するように
″ＩＲ電体Ｍ３を覆つＣ形成されている。 以上が、従来提案されているキャパシタンス素子の構成
て゛ある。 【発明が解決しようとする課題］ このような構成を４ダる従来の１トバシタンス素了の場
合、人さなｔ　ｖバシタンス値をＷるとすれば、電極層
２八及び４Δの半絶縁性半導体基板１に−６める面積を
広げればよい、９しかしながら、このように寸れば、キ
ャパシタンス素子が半絶縁性Ｙ導体草根１十に大きな面
積を占める。 このため、第４図に−示す従来の十ヤバシタンス素子の
場合、太きくＲＡヤバシタンス値を右１−るとき、↓ヤ
バシタンス素子が、半絶縁性半導体基板１１に大きな面
積を占める。 以上のことから、第４図に示す従来のキャパシタンス素
子の場合、ぞの４−ヤバシタンス素ｆを形成している半
絶縁性半導体！！根１を用いて構成される半導体集積回
路装置が、大型化リ−る、という欠点を有していた。 よつ・で、本発明は、上述した欠点のない、新規：なキ
ャパシタンス素子、及びその形成法を捉業せんどするも
のである３、 【５眩を解決するための手段］ 本発明によるキャパシタンス素子は、Ｑ）　’Ｊ’＝　
ｌＪ体集積回路Ｍｌ！構成用の半絶縁性半導体基板に、
ぞの主面側から、溝が形成され、■上記半絶縁性半導体
￥板上に、第１の電極層が、Ｉ前記半絶縁性半導体基板
の主面上及び上記溝の内面Ｆにそれらに沿って連続して
延長するように、層状に形成され、■上記第１の電極層
上に、誘電体層が上記溝内においてその内面に沿って延
長１−るよう・に、層状に形成され、■上記誘電体層上
に、第２の電極層が、上記溝内においてそれを埋めるよ
うに形成されている。 また、本発明によるキャパシタンス素子の形！ｉｔ沫は
、■半導体集積回路＠Ｉｆ構成用の半絶縁性半導体基板
に、その主面側から、肩を形成する工程と、■上記竿絶
縁性半導体基＆ｆに、第１の電極層を、上記半絶縁性半
導体基板の主面上及び上記溝の内面Ｊにそれらに沿って
連続して延長するように層状に形成する工程と、■］記
第１の電極層上に、誘電体層を、上記溝内においてその
内面に沿って延長するように層状に形成η−６工程と、
■上記誘電体層Ｊ−に、第１の導電ｆｌ′１１．　＠を
、↑−記溝内においＣその内面に冶・ノて延長するよう
に―状に形成する工程と、（ｌ！Ｄ　、Ｊ−２第１の導
電性層１−に、第２の導電性層を、１−記溝内において
それを埋めるように、Ｆ記第１の導電性層を電極と１６
電解鍍金沫によ−）で形成し、それによって上記第１及
び第２のＩＰ電性Ｍ１．−よる第２の電極層を形成する
］：稈とを有する。 【作用・効果１ 本発明によるキャパシタンス素子によれば、第１の電極
層が、半絶縁性半導体基板の主面上及び溝の内面上にそ
れに沿って延長し、そして、それに誘電体層を介して第
２の電極層がぞ−の全域に対向しているので、第１及び
第２の電極層の面積が、４−ｖバシタンス素子が生絶縁
性￥−導体基板上に占める面積に比し広い。 このため、キャパシタンス素子のキャパシタンス値を、
第４図で上述した従来のキャパシタンス素子の場合に比
し、ヤヤパシタンス素子のマ絶縁ｆ１１￥導体基根トに
占めるＩｉ”ｊ＋し面積（・、格段的に大きくすること
ができる。 以上のことから、本発明による１ヤバシタンス素子によ
れば、そのキャパシタンス素Ｔを形成しでいる半絶縁性
半導体基板を用い（構成される半導体集積回路装置を、
第４図で・」−述し１５従来のキャパシタンス素子を形
成しでいる半絶縁性半導体基板を用いて構成される￥導
体集積回路装置に比し、格段的に小型化さぜるごどがで
きる。 また、本発明によるキャパシタンス素子の形成法によれ
ば、上述した優れた作用・効果が得られるキャパシタン
ス素子を、容易に形成づ−ることができる。 【実施例１） 次に、第１図を伴って、本発明によるキャパシタンス素
子の第１の実施例を述べよう。 第１図において、第４図との対応部分には同−群番号を
付して示寸。 第１図に示す本発明によるキャパシタンス素ｆは、次に
述べる構成をｈｌｊる。 すなわら、半導体集積回路装置構成用の半絶縁性半導体
基板１に、その１面１ａ側から、複数の溝が順次配列さ
れＣ形成され２いる。 また、半絶縁性半導体基板１．１に、電極石２△が、半
絶縁性半導体基板１の４−而１ａ、Ｊ−及び溝５の内面
」−にそれらに沿って連続しｒｍ長するように、層状に
形成され、また、配線層２１１が電極層２Ａと一体に１
面１ａ上に形成されている。 さらに、電極層２Ａ上−に、誘電体１１１３が溝７内に
おいでその内向に沿って延長づるように、層状に形成さ
れている。 また、誘電体層３上に、電極、層４Ａが、溝７内におい
Ｃイれを埋めるように且つ上面が平坦になるように形成
され、また、配［！１２４Ｂが電極層４Ａと一体に主面
１ａ上に形成されている。 以上が、本発明によるキャパシタンス素子の第１の実施
例の構成である。 このような本発明による１−ヤバシタンス素子によれば
、電極層２△が、半絶縁性半導体基板１の１上面１ａ１
−及び溝５の内面上にそれに沿っ（延良し、ぞして、そ
れに誘電体層３を介しで電極ＷＩ４△がぞの全域に対向
しているので、電極＠４△及び４［３の面積が、１：ヤ
パシタンス革子が半絶縁性半導体基板１上に占める面積
に比し広い。 このため、４ヤバシタンス素子のギャバシタンス値を、
第４図で１述した従来のキャパシタンス素子の場合に比
し、キャパシタンス素子の半絶縁性半導体基板１１に占
める同じ面積ぐ、格段的に大きくすることができる。 このため、第１図に示すキャパシタンス素子によれば、
そのキャパシタンス素子を形成している半絶縁性半導体
基板１を用いて構成される半導体集積回路装置を、第４
図で上述した従来のキャパシタンス素子を形成している
半絶縁性半導体基板を用いで構成される了導体集積回路
装置に比し、格段的に小型化させることがぐきる。 ［実施例２１ 次に、第２図を伴って、本発明にＪ７るキャパシタンス
素子の第２の実施例を述べよう。 第２図において、第１図との対応部分には同一・符号を
伺し７詳細説明を省略する。 第２図１６小す本発明によるキャパシタンス素子ｔ、↓
、第１図で上述した本発明による４ヤバシタンス素Ｔの
構成において、半絶縁性半導体基板１の主面１ａ上に、
電極層４Ａ及び配線層４［３を覆って延長し７ている誘
電体層３と同様の誘電体Ｍ３’　が形成されているとと
もに、′１１ｆ極層２Ａ’及び配線層２Ｆ３′　が、電
極１！ｉ？Ａ’　が誘電体層ご３′　を介して電極層４
Ａど対向するように１つ配線層２１１’が配線層２Ｂと
接触して一延＆するように１形成されていることを除い
て、第１図で」述した本発明によるキャパシタンス素子
と同様の構成を有する。 このような本発明に゛よる１ヤバシタンス素子によれば
、」：述した事項を除いて、第１図ぐ上述した本発明に
よるキャパシタンス素子ど同様の構成を右し、そして、
電極層４△と対向し２（いる電極層が、電極層２Ａの外
、電極層２八′を右するの２・、詳４１Ｉ説明は省略プ
るが、第１図で」−述した本発明による■ｖバシタンス
素子の場合と同様の作用・効果が、より効果的に得られ
る。 【実施例３］ 次に、第３図を伴って、本発明によるキャパシタンス素
子の形成法の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
し詳細説明を省略する。。 第３図に示す本発明によるキャパシタンス索子の形成法
は、次に述べる順次の工程をとって、第１図Ｃ１−述し
た４ヤバシタンス素子と同様のキャパシタンス索子を形
成する。 すなわち、予め用意された半導体集積回路装詮構成用の
半絶縁性半導体基板１に、その主面１ａ側から、？１１
５を形成し、次で、半絶縁性半導体基板１上に、電極層
２Ａを、半絶縁性半導体基板１の一１遍面１ａ４及び溝
５の内面トにそれらに泊って連続し−て延長づ゛るよ３
に層状１、形成づる（第３図△）。 次に、電極層２　Ａ　Ｊに、誘電体層：３を、満５〕内
においｌぞの内面に沿って延ｌ魅するよ・）（−層状に
形成し、次で、誘電体層上に、第１の導電性層を、上記
溝内においてその内面に沿っＣ延長するように層状に形
成する（第３図Ｂ）。 次に、導電性層６上に、導電性層７を、溝ミ〕内におい
てそれを埋めるように、導＠竹Ｍ６を電極と１゛るぞれ
自体は公知の電解鍍金法によって形成し、それによって
ｉｌｔ竹層６及び７によるＮｌｆ！ｌ１４Ａを形成１′
る（第３図Ｃ）。 次に、電極層４Ａをパターニングす゛る（第３図Ｄ）。 以上が、本発明によるキャパシタンス索子の形成法の実
施例である。 このような本発明による１−ヤバシタンス累ｒの形成法
によれば、第１図で上述した本発明によるキャパシタン
ス索子と同様のキャパシタンス素子を、容易に形成する
ことがＣ・きる。 なお、上述においては、本発明による４−ヤバシタンス
疾ｆ１及びぞの形成法のぞ−れぞれについてわずかな例
を示したに留まり、例えば、溝５の数を１つとすること
もぐき、その他、本発明の精神を！！２覆ることなしに
、種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図は、本発明によるキャパシタンス素子の第１の実
施例を示す路線的断面図て゛ある。 第２図は、本発明によるキャパシタンス素ｆの第２の実
施例を示す路線的断面図である。 第３図は、第１図に示す本発明によるキャパシタンス素
子を製造する場合に適用した本発明によるキャパシタン
ス素子の形成法の実施例を示す、順次の工程における路
線的断面図て゛ある。 第４図は、従来のキャパシタンス素子を承す路線的断面
図である。 １・・・・・・・・・・・・・・・半絶縁性半導体基板
１ａ・・・・・・・・・・・・主面 ２Ａ、２Ａ’ ・・・・・・・・・・・自・・電Ｍ！層２　Ｂ、２Ｂ’ ・・・・・・・・・・・・・・・配線層３．３′・・・
・・・誘電体層 ４△・・・・・・・・・・・・電ｉ層 ４　Ｂ・・・・・・・・・・・・配ｌ１ｉ１層５・・・
・・・・・・・・・・・・溝 ６．７・・・・・・・・・導電性届

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置構成用の半絶縁性半導体基板に、そ
   の主面側から、溝が形成され、 上記半絶縁性半導体基板上に、第１の電極　が、上記半
   絶縁性半導体基板の主面上及び上記溝の内面上にそれら
   に沿つて連続して延長するように、層状に形成され、 上記第１の電極層に、誘電体層が上記溝内においてその
   内面に沿つて延長するように、層状に形成され、 上記誘電体層上に、第２の電極層が、上記溝内において
   それを埋めるように形成されていることを特徴とするキ
   ャパシタンス素子。
2. 【請求項２】 半導体集積回路装置構成用の半絶縁性半導体基板に、そ
   の主面側から、溝を形成する工程と、上記半絶縁性半導
   体基板上に、第１の電極層を、上記半絶縁性半導体基板
   の主面上及び上記溝の内面上にそれらに沿って連続して
   延長するように層状に形成する工程と、 上記第１の電極層上に、誘電体層を、上記溝内において
   その内面に沿つて延長するように層状に形成する工程と
   、 上記誘電体層上に、第１の導電性層を、上記溝内におい
   てその内面に沿つて延長するように層状に形成する工程
   と、 上記第１の導電性層上に、第２の導電性層を、上記溝内
   においてそれを埋めるように、上記第１の導電性層を電
   極とする電解鍍金法によつて形成し、それによって上記
   第１及び第２の導電性層による第２の電極層を形成する
   工程とを有することを特徴とするキャパシタンス素子形
   成法。