JPH046134B2 - - Google Patents
Info
- Publication number
- JPH046134B2 JPH046134B2 JP12430881A JP12430881A JPH046134B2 JP H046134 B2 JPH046134 B2 JP H046134B2 JP 12430881 A JP12430881 A JP 12430881A JP 12430881 A JP12430881 A JP 12430881A JP H046134 B2 JPH046134 B2 JP H046134B2
- Authority
- JP
- Japan
- Prior art keywords
- count
- gate
- shift
- instruction signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
本発明は、カウンタ集積回路に関する。
従来、この種のカウンタ集積回路（IC）を使
用したパツケージ等を単体で試験する時にはカウ
ンタが取り得るすべての値を他のフリツプフロツ
プの値と組み合わせて変化させるビツト以外のビ
ツトは全て固定させることにより必要最少限のパ
ターンを与え、本カウンタの出力を使用する回路
を試験する場合にはカウンタの値を並列パスでロ
ードするかカウントアツプあるいはダウンにより
必要な値を作り出すかしなければならず、また並
列パスを設けられない場合には、カウントアツ
プ／ダウンを使用するため時間がかかり、かつ、
障害時の情報収集を容易に行うことができないと
いう欠点があつた。 本発明の目的は、前述の欠点を解決したカウン
タ集積回路を提供することにある。 前記の目的を達成するために本発明によるシフ
ト機能付きカウンタ集積回路は、第１段目の回路
群は、保持手段と、シフト指示信号に応答してシ
フトインデータを出力する入力ゲートと、該保持
手段の否定出力をカウントアツプ指示信号に応答
して出力するカウントアツプ用ゲートと、このカ
ウントアツプ用ゲートからの出力データまたは該
入力ゲートからの出力データをクロツク信号によ
り前記保持手段にラツチする手段とを含み、 第ｉ（ｉ≧２）段目の回路群は、保持手段と、
第ｉ−１段目の保持手段の出力を前記シフト指示
信号に応答して出力するシフトゲートと、前記第
１段目から前記ｉ−１段目までの保持手段の出力
と前記ｉ段目の保持手段の否定出力と前記カウン
トアツプ指示信号との論理積をとる第１のカウン
トアツプ用ゲートと、この第１のカウントアツプ
用ゲートの否定出力と前記ｉ番目の保持手段の出
力と前記カウントアツプ指示信号との論理積をと
る第２のカウントアツプ用ゲートと、該シフトゲ
ートからの出力データ、該第１のカウントアツプ
用ゲートからの出力データまたは該第２のカウン
トアツプ用ゲートからの出力データをクロツク信
号により前記保持手段にラツチする手段とを含
み、 カウントアツプ動作時は該シフト指示信号の発
生を停止して前記入力ゲートおよびシフトゲート
によるシフト動作を抑止し、シフト動作時は前記
カウントアツプ指示番号の発生を停止して前記カ
ウントアツプ用ゲート、前記第１のカウントアツ
プ用ゲートおよび前記第２のカウントアツプ用ゲ
ートによるカウントアツプ動作を抑止することを
特徴とする。 以下、図面を参照して本発明をさらに詳しく説
明する。 第１図は本発明によるカウンタ集積回路の一実
施例を示すブロツク図である。 図において、１−ｉ（ｉ＝１〜４以下同じ）は
現在の値を保持するフリツプフロツプ、３−ｉ，
４−ｉ，５−ｉ，７−ｉおよび８はアンドゲー
ト、２−ｉはオアゲート、６はナンドゲート、５
０−ｉはロードデータ信号線、５１はシフトイン
データ信号線、５２はカウントアツプ指示信号
線、５３はシフトレジスタ指示信号線、５４はロ
ード指示信号線、５５はクリア指示信号線、５６
はクロツク信号線、５７はキヤリー出力信号線、
５８−ｉはデータ出力信号線を示している。 本実施例において、入力ゲート５−４は、シフ
ト指示信号線５３を介して与えられるシフト指示
信号に応答して、シフトインデータ信号線５１を
介して与えられるシフトインデータを出力する。 カウントアツプ用ゲート４−４は、フリツプフ
ロツプ１−４からの否定出力を、カウントアツプ
指示信号線５２を介して与えられるカウントアツ
プ指示信号に応答して出力する。 オアゲート２−４は、ロードデータ信号線５０
−４およびアンドゲート３−４を介して与えられ
るロードデータ、入力ゲート５−４から出力され
るシフトインデータおよびカウントアツプ用ゲー
ト４−４からの出力の論理積をとり入力データ信
号線５９−４に入力データを供給する。フリツプ
フロツプ１−４は、クロツク信号線５６を介して
与えられるクロツク信号に応答して、入力データ
信号線５９−４上のデータをラツチする。 これら第１段目の回路群とは、少し異なる構成
を第２、３、および４段目の回路群は有する。第
２段目以上の回路群は同じ構成を有する。第２段
目以上の回路群は、それぞれフリツプフロツプ１
−３，１−２、および１−１を備えている。 シフトゲート５−３，５−２および５−１は、
１段下のフリツプフロツプ１−４，１−３および
１−２の出力をシフト指示信号線５３を介して与
えられるシフト指示信号に応答して出力する。 第１のカウントアツプ用ゲート４−３，４−２
および４−１は、第１段目から該当段の１段下の
フリツプフロツプ１−４，１−３および１−２の
出力と同じ段のフリツプフロツプ１−３，１−２
および１−１の否定出力と、カウントアツプ指示
信号線５２を介して与えられるカウントアツプ指
示信号との論理積をとる。 第２のカウントアツプ用ゲート７−３，７−２
および７−１は、第１のカウントアツプ用ゲート
４−３，４−２および４−１の否定出力と、同じ
段のフリツプフロツプ１−３，１−２および１−
１の出力とカウントアツプ指示信号線５２を介し
て与えられるカウントアツプ指示信号との論理積
をとる。 フリツプフロツプ１−ｉをリセツトする場合に
はクリア指示信号線５５を“０”にし、クロツク
信号線５６にパルスを入力する。 すると、アンドゲート３−ｉ，４−ｉ，５−ｉ
および７−ｉの出力はすべての信号が“０”とな
るためフリツプフロツプの入力データ信号線５９
−ｉがすべて“０”となつて、フリツプフロツプ
１−ｉには、クロツク信号の立上がりで“０”が
セツトされる。 次にカウンタにある特定の値をあらかじめ与え
るため並列パスによりデータロードを指示する場
合はカウントアツプ指示信号線５２の信号を
“０”、クリア指示信号線５５の信号を“１”、ロ
ード指示信号線５４の信号を“０”としてクロツ
ク信号線５６にパルスを入力する。 この場合はアンドゲート３−ｉは開いてロード
データ信号線５０−ｉのデータはフリツプフロツ
プの入力信号線５９−ｉに出力され、クロツク信
号の立上がりでロードデータが、フリツプフロツ
プ１−ｉにセツトされる。 第２図の波形図を用いてロード指示の時の動作
を説明すると、カウントアツプ指示信号５２の信
号が“０”でシフト指示信号５３の信号が“０”
でロード指示信号５４の信号が“０”となつてい
る時に、クロツクパルスの立ち上がりでロード
データ信号線５０−１，５０−２，５０−３、お
よび５０−４の信号がフリツプフロツプ１−１，
１−２，１−３、および１−４にそれぞれ入力さ
れ、カウンタ出力信号線５８−１，５８−２，５
８−３、および５８−４にその対応する値が出力
される。 さらに、カウントアツプする場合は、クリア指
示信号線５５を“１”、ロード指示信号線５４を
“１”、シフト指示信号線５３を“０”、カウント
アツプ指示信号線５２を“１”として、クロツク
信号５６にパルスを入力する。 この場合は第１のカウントアツプ用ゲート４−
ｉ、および第２のカウントアツプ用ゲート７−ｉ
が動作して、現在の値＋１の値がフリツプフロツ
プ１−ｉにセツトされる。 即ち４ビツトのバイナリカウンタは、表１のよ
うな配置とすると、クロツク毎にカウントアツプ
される論理は、 a3＝3・（カウントアツプ条件） a2＝（a3・2＋3・a2） ・（カウントアツプ条件） a1＝（a1・a2・a3＋a1・（a2・a3）） ・（カウントアツプ条件） a0＝（0・a1・a2・a3＋a0・（1・2・3）） ・（カウントアツプ条件） と表現され、第１のカウントアツプ用ゲート４−
ｉと第２のカウントアツプ用ゲート７−ｉがこれ
らの条件を実現したゲート回路となつている。
用したパツケージ等を単体で試験する時にはカウ
ンタが取り得るすべての値を他のフリツプフロツ
プの値と組み合わせて変化させるビツト以外のビ
ツトは全て固定させることにより必要最少限のパ
ターンを与え、本カウンタの出力を使用する回路
を試験する場合にはカウンタの値を並列パスでロ
ードするかカウントアツプあるいはダウンにより
必要な値を作り出すかしなければならず、また並
列パスを設けられない場合には、カウントアツ
プ／ダウンを使用するため時間がかかり、かつ、
障害時の情報収集を容易に行うことができないと
いう欠点があつた。 本発明の目的は、前述の欠点を解決したカウン
タ集積回路を提供することにある。 前記の目的を達成するために本発明によるシフ
ト機能付きカウンタ集積回路は、第１段目の回路
群は、保持手段と、シフト指示信号に応答してシ
フトインデータを出力する入力ゲートと、該保持
手段の否定出力をカウントアツプ指示信号に応答
して出力するカウントアツプ用ゲートと、このカ
ウントアツプ用ゲートからの出力データまたは該
入力ゲートからの出力データをクロツク信号によ
り前記保持手段にラツチする手段とを含み、 第ｉ（ｉ≧２）段目の回路群は、保持手段と、
第ｉ−１段目の保持手段の出力を前記シフト指示
信号に応答して出力するシフトゲートと、前記第
１段目から前記ｉ−１段目までの保持手段の出力
と前記ｉ段目の保持手段の否定出力と前記カウン
トアツプ指示信号との論理積をとる第１のカウン
トアツプ用ゲートと、この第１のカウントアツプ
用ゲートの否定出力と前記ｉ番目の保持手段の出
力と前記カウントアツプ指示信号との論理積をと
る第２のカウントアツプ用ゲートと、該シフトゲ
ートからの出力データ、該第１のカウントアツプ
用ゲートからの出力データまたは該第２のカウン
トアツプ用ゲートからの出力データをクロツク信
号により前記保持手段にラツチする手段とを含
み、 カウントアツプ動作時は該シフト指示信号の発
生を停止して前記入力ゲートおよびシフトゲート
によるシフト動作を抑止し、シフト動作時は前記
カウントアツプ指示番号の発生を停止して前記カ
ウントアツプ用ゲート、前記第１のカウントアツ
プ用ゲートおよび前記第２のカウントアツプ用ゲ
ートによるカウントアツプ動作を抑止することを
特徴とする。 以下、図面を参照して本発明をさらに詳しく説
明する。 第１図は本発明によるカウンタ集積回路の一実
施例を示すブロツク図である。 図において、１−ｉ（ｉ＝１〜４以下同じ）は
現在の値を保持するフリツプフロツプ、３−ｉ，
４−ｉ，５−ｉ，７−ｉおよび８はアンドゲー
ト、２−ｉはオアゲート、６はナンドゲート、５
０−ｉはロードデータ信号線、５１はシフトイン
データ信号線、５２はカウントアツプ指示信号
線、５３はシフトレジスタ指示信号線、５４はロ
ード指示信号線、５５はクリア指示信号線、５６
はクロツク信号線、５７はキヤリー出力信号線、
５８−ｉはデータ出力信号線を示している。 本実施例において、入力ゲート５−４は、シフ
ト指示信号線５３を介して与えられるシフト指示
信号に応答して、シフトインデータ信号線５１を
介して与えられるシフトインデータを出力する。 カウントアツプ用ゲート４−４は、フリツプフ
ロツプ１−４からの否定出力を、カウントアツプ
指示信号線５２を介して与えられるカウントアツ
プ指示信号に応答して出力する。 オアゲート２−４は、ロードデータ信号線５０
−４およびアンドゲート３−４を介して与えられ
るロードデータ、入力ゲート５−４から出力され
るシフトインデータおよびカウントアツプ用ゲー
ト４−４からの出力の論理積をとり入力データ信
号線５９−４に入力データを供給する。フリツプ
フロツプ１−４は、クロツク信号線５６を介して
与えられるクロツク信号に応答して、入力データ
信号線５９−４上のデータをラツチする。 これら第１段目の回路群とは、少し異なる構成
を第２、３、および４段目の回路群は有する。第
２段目以上の回路群は同じ構成を有する。第２段
目以上の回路群は、それぞれフリツプフロツプ１
−３，１−２、および１−１を備えている。 シフトゲート５−３，５−２および５−１は、
１段下のフリツプフロツプ１−４，１−３および
１−２の出力をシフト指示信号線５３を介して与
えられるシフト指示信号に応答して出力する。 第１のカウントアツプ用ゲート４−３，４−２
および４−１は、第１段目から該当段の１段下の
フリツプフロツプ１−４，１−３および１−２の
出力と同じ段のフリツプフロツプ１−３，１−２
および１−１の否定出力と、カウントアツプ指示
信号線５２を介して与えられるカウントアツプ指
示信号との論理積をとる。 第２のカウントアツプ用ゲート７−３，７−２
および７−１は、第１のカウントアツプ用ゲート
４−３，４−２および４−１の否定出力と、同じ
段のフリツプフロツプ１−３，１−２および１−
１の出力とカウントアツプ指示信号線５２を介し
て与えられるカウントアツプ指示信号との論理積
をとる。 フリツプフロツプ１−ｉをリセツトする場合に
はクリア指示信号線５５を“０”にし、クロツク
信号線５６にパルスを入力する。 すると、アンドゲート３−ｉ，４−ｉ，５−ｉ
および７−ｉの出力はすべての信号が“０”とな
るためフリツプフロツプの入力データ信号線５９
−ｉがすべて“０”となつて、フリツプフロツプ
１−ｉには、クロツク信号の立上がりで“０”が
セツトされる。 次にカウンタにある特定の値をあらかじめ与え
るため並列パスによりデータロードを指示する場
合はカウントアツプ指示信号線５２の信号を
“０”、クリア指示信号線５５の信号を“１”、ロ
ード指示信号線５４の信号を“０”としてクロツ
ク信号線５６にパルスを入力する。 この場合はアンドゲート３−ｉは開いてロード
データ信号線５０−ｉのデータはフリツプフロツ
プの入力信号線５９−ｉに出力され、クロツク信
号の立上がりでロードデータが、フリツプフロツ
プ１−ｉにセツトされる。 第２図の波形図を用いてロード指示の時の動作
を説明すると、カウントアツプ指示信号５２の信
号が“０”でシフト指示信号５３の信号が“０”
でロード指示信号５４の信号が“０”となつてい
る時に、クロツクパルスの立ち上がりでロード
データ信号線５０−１，５０−２，５０−３、お
よび５０−４の信号がフリツプフロツプ１−１，
１−２，１−３、および１−４にそれぞれ入力さ
れ、カウンタ出力信号線５８−１，５８−２，５
８−３、および５８−４にその対応する値が出力
される。 さらに、カウントアツプする場合は、クリア指
示信号線５５を“１”、ロード指示信号線５４を
“１”、シフト指示信号線５３を“０”、カウント
アツプ指示信号線５２を“１”として、クロツク
信号５６にパルスを入力する。 この場合は第１のカウントアツプ用ゲート４−
ｉ、および第２のカウントアツプ用ゲート７−ｉ
が動作して、現在の値＋１の値がフリツプフロツ
プ１−ｉにセツトされる。 即ち４ビツトのバイナリカウンタは、表１のよ
うな配置とすると、クロツク毎にカウントアツプ
される論理は、 a3＝3・（カウントアツプ条件） a2＝（a3・2＋3・a2） ・（カウントアツプ条件） a1＝（a1・a2・a3＋a1・（a2・a3）） ・（カウントアツプ条件） a0＝（0・a1・a2・a3＋a0・（1・2・3）） ・（カウントアツプ条件） と表現され、第１のカウントアツプ用ゲート４−
ｉと第２のカウントアツプ用ゲート７−ｉがこれ
らの条件を実現したゲート回路となつている。
【表】
次に、シフト動作をする場合は、シフト指示信
号線５３を“１”、カウントアツプ指示信号線５
２を“０”、ロード指示信号線５４を“１”、クリ
ア指示信号線５５を“１”として、クロツク信号
にパルスを入力する。 この場合はシフトインデータ信号がアンドゲー
ト５−４を通り、オアゲート２−４を経て、フリ
ツプフロツプ１−４にセツトされるとともに、フ
リツプフロツプ１−１，１−２、および１−３の
出力がアンドゲート５−１，５−２、および５−
３およびオアゲート２−１，２−２、および２−
３を経てフリツプフロツプ１−１，１−２、およ
び１−３にセツトされる。フリツプフロツプ１−
１の値は、他のシフトインデータとして使用され
得る。 第２図のシフト指示の時の波形図を用いて説明
すると、クリア信号線５５が“１”、ロード指示
信号線５４が“１”、カウントアツプ指示信号線
５２が“０”でシフト指示信号線５３が“１”と
なつているクロツクパルス、およびの立ち上
がりでシフトインデータ信号線５１、およびカウ
ンタ出力信号線５８−４、５８−３、および５８
−２の出力がそれぞれフリツプフロツプ１−４，
１−３，１−２、および１−１に入力され、カウ
ンタ出力信号線５８−４，５８−３，５８−２、
および５８−１の信号が変化していく。 本発明は、以上詳しく説明したようにシフト機
能を設けることにより、本発明のカウンタ集積回
路を使用したパツケージあるいは装置の試験を容
易にし、障害時の情報を簡単に収集できる効果が
ある。
号線５３を“１”、カウントアツプ指示信号線５
２を“０”、ロード指示信号線５４を“１”、クリ
ア指示信号線５５を“１”として、クロツク信号
にパルスを入力する。 この場合はシフトインデータ信号がアンドゲー
ト５−４を通り、オアゲート２−４を経て、フリ
ツプフロツプ１−４にセツトされるとともに、フ
リツプフロツプ１−１，１−２、および１−３の
出力がアンドゲート５−１，５−２、および５−
３およびオアゲート２−１，２−２、および２−
３を経てフリツプフロツプ１−１，１−２、およ
び１−３にセツトされる。フリツプフロツプ１−
１の値は、他のシフトインデータとして使用され
得る。 第２図のシフト指示の時の波形図を用いて説明
すると、クリア信号線５５が“１”、ロード指示
信号線５４が“１”、カウントアツプ指示信号線
５２が“０”でシフト指示信号線５３が“１”と
なつているクロツクパルス、およびの立ち上
がりでシフトインデータ信号線５１、およびカウ
ンタ出力信号線５８−４、５８−３、および５８
−２の出力がそれぞれフリツプフロツプ１−４，
１−３，１−２、および１−１に入力され、カウ
ンタ出力信号線５８−４，５８−３，５８−２、
および５８−１の信号が変化していく。 本発明は、以上詳しく説明したようにシフト機
能を設けることにより、本発明のカウンタ集積回
路を使用したパツケージあるいは装置の試験を容
易にし、障害時の情報を簡単に収集できる効果が
ある。
第１図は本発明によるカウンタ集積回路の一実
施例を示すブロツク図である。第２図は第１図の
回路の動作を説明するための波形図である。 １−ｉ……フリツプフロツプ、２−ｉ……オア
ゲート、３−ｉ，４−ｉ，５−ｉ，７−ｉ，８…
…アンドゲート、６……ナンドゲート。
施例を示すブロツク図である。第２図は第１図の
回路の動作を説明するための波形図である。 １−ｉ……フリツプフロツプ、２−ｉ……オア
ゲート、３−ｉ，４−ｉ，５−ｉ，７−ｉ，８…
…アンドゲート、６……ナンドゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１段目の回路群は、 保持手段と、 シフト指示信号に応答してシフトインデータを
出力する入力ゲートと、 該保持手段の否定出力をカウントアツプ指示信
号に応答して出力するカウントアツプ用ゲート
と、 このカウントアツプ用ゲートからの出力データ
または該入力ゲートからの出力データをクロツク
信号により前記保持手段にラツチする手段とを含
み、 第ｉ（ｉ≧２）段目の回路群は、 保持手段と、 第ｉ−１段目の保持手段の出力を前記シフト指
示信号に応答して出力するシフトゲートと、 前記第１段目から前記ｉ−１段目までの保持手
段の出力と前記ｉ段目の保持手段の否定出力と前
記カウントアツプ指示信号との論理積をとる第１
のカウントアツプ用ゲートと、 この第１のカウントアツプ用ゲートの否定出力
と前記ｉ段目の保持手段の出力と前記カウントア
ツプ指示信号との論理積をとる第２のカウントア
ツプ用ゲートと、 該シフトゲートからの出力データ、該第１のカ
ウントアツプ用ゲートからの出力データまたは該
第２のカウントアツプ用ゲートからの出力データ
をクロツク信号により前記保持手段にラツチする
手段とを含み、 カウントアツプ動作時は、該シフト指示信号の
発生を停止して前記入力ゲートおよびシフトゲー
トによるシフト動作を抑止し、シフト動作時は前
記カウントアツプ指示信号の発生を停止して前記
カウントアツプ用ゲート、前記第１のカウントア
ツプ用ゲートおよび前記第２のカウントアツプ用
ゲートによるカウントアツプ動作を抑止すること
を特徴とするシフト機能付きカウンタ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430881A JPS5825722A (ja) | 1981-08-07 | 1981-08-07 | シフト機能付きカウンタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430881A JPS5825722A (ja) | 1981-08-07 | 1981-08-07 | シフト機能付きカウンタ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825722A JPS5825722A (ja) | 1983-02-16 |
| JPH046134B2 true JPH046134B2 (ja) | 1992-02-04 |
Family
ID=14882112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12430881A Granted JPS5825722A (ja) | 1981-08-07 | 1981-08-07 | シフト機能付きカウンタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825722A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741708B2 (ja) * | 1988-04-07 | 1998-04-22 | 富士通株式会社 | 半導体装置 |
| US5372401A (en) * | 1991-03-08 | 1994-12-13 | Mazda Motor Corporation | Sliding roof for an automobile |
-
1981
- 1981-08-07 JP JP12430881A patent/JPS5825722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5825722A (ja) | 1983-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3806891A (en) | Logic circuit for scan-in/scan-out | |
| US4293919A (en) | Level sensitive scan design (LSSD) system | |
| US4051352A (en) | Level sensitive embedded array logic system | |
| CA1056458A (en) | Common diagnostic bus for computer systems to enable testing concurrently with normal system operation | |
| US4063078A (en) | Clock generation network for level sensitive logic system | |
| US5406216A (en) | Technique and method for asynchronous scan design | |
| JPS6118778B2 (ja) | ||
| US5378934A (en) | Circuit having a master-and-slave and a by-pass | |
| JPS6156903B2 (ja) | ||
| US4831623A (en) | Swap scan testing of digital logic | |
| US4916388A (en) | Semiconductor integrated circuit device equipped with scan-pass type test circuit | |
| JPH046134B2 (ja) | ||
| US4667339A (en) | Level sensitive latch stage | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| US6789222B2 (en) | Single-pass methods for generating test patterns for combinational circuits | |
| Spencer et al. | Layout influences testability | |
| JP3278833B2 (ja) | 論理回路テスト方法及びテスト入力回路及びテスト出力回路 | |
| JPS62252214A (ja) | 診断回路付非同期式カウンタ回路 | |
| JP2572971B2 (ja) | フリップフロップ等価回路 | |
| JPH05312914A (ja) | Ｉｃテスタ | |
| JPH0744417A (ja) | マイクロコンピュータのテスト回路 | |
| JPH01227974A (ja) | 診断容易化回路 | |
| JPS62169066A (ja) | 半導体集積論理回路 | |
| JPS5868156A (ja) | 集積回路 | |
| JPS61288621A (ja) | 診断回路付集積回路 |