JPH0461578A - ビデオプリンタ装置 - Google Patents
ビデオプリンタ装置Info
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- JPH0461578A JPH0461578A JP2172248A JP17224890A JPH0461578A JP H0461578 A JPH0461578 A JP H0461578A JP 2172248 A JP2172248 A JP 2172248A JP 17224890 A JP17224890 A JP 17224890A JP H0461578 A JPH0461578 A JP H0461578A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 238000003491 array Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ビデオプリンタ装置に係り、特に信号処理系
の回路構成に関する。
の回路構成に関する。
［従来の技術］
最近のビデオプリンタでは、入力映像信号を画像メモリ
に書き込み、読み出すための制御回路、画像メモリから
読み出された映像信号をプリントに適した映像信号に変
換するための制御回路等をゲートアレイ（Ｇ／Ａ）で構
成している。
に書き込み、読み出すための制御回路、画像メモリから
読み出された映像信号をプリントに適した映像信号に変
換するための制御回路等をゲートアレイ（Ｇ／Ａ）で構
成している。
第２図に、最近のビデオプリンタの回路構成を示す。図
示のように、ＣＰＵ（中央処理ａｆｉり １００より延
びるシステムバス１０２に、メモリ制御部１１０、ＣＰ
Ｕ制御部１２０１プリント制御部１３０が接続されてな
り、これら制御部の各々にゲートアレイ１１２，１２２
．１３２が含まれている。
示のように、ＣＰＵ（中央処理ａｆｉり １００より延
びるシステムバス１０２に、メモリ制御部１１０、ＣＰ
Ｕ制御部１２０１プリント制御部１３０が接続されてな
り、これら制御部の各々にゲートアレイ１１２，１２２
．１３２が含まれている。
メモリＩＩＪＩＩ＃１１０において、映像入力端子１０
４を通して外部（テレビ受像機、ＶＴＲ等）より入力さ
れたアナログ映像信号は、Ａ／Ｄ変換器１１４でディジ
タル映像信号に変換されてから、メモリ制御用ゲートア
レイ１１２により画像メモリ１１８に書き込まれる。画
像メモリ１１８に蓄積された１コマ分のディジタル映像
信号は、映像表示またはプリントアウトのためメモリ制
御用ゲートアレイ１１２によって画像メモリ１１８より
読み出され、それからＤ／Ａ変換器１１６によってアナ
ログ映像信号に変換ののち映像出力端子１０６を介して
デイスプレィ装置（図示せず）に送出されるか、あるい
はいったんＣＰＵ１００に渡され、ＣＰＵ１００からシ
ステムバス１０２を介してプリント制御部１３０のプリ
ント制御用ゲートアレイ１３２に送られる。
４を通して外部（テレビ受像機、ＶＴＲ等）より入力さ
れたアナログ映像信号は、Ａ／Ｄ変換器１１４でディジ
タル映像信号に変換されてから、メモリ制御用ゲートア
レイ１１２により画像メモリ１１８に書き込まれる。画
像メモリ１１８に蓄積された１コマ分のディジタル映像
信号は、映像表示またはプリントアウトのためメモリ制
御用ゲートアレイ１１２によって画像メモリ１１８より
読み出され、それからＤ／Ａ変換器１１６によってアナ
ログ映像信号に変換ののち映像出力端子１０６を介して
デイスプレィ装置（図示せず）に送出されるか、あるい
はいったんＣＰＵ１００に渡され、ＣＰＵ１００からシ
ステムバス１０２を介してプリント制御部１３０のプリ
ント制御用ゲートアレイ１３２に送られる。
プリント制御部１３０において、ゲートアレイ１３２は
、上記のように画像メモリ１１８からの映像信号を受は
取ると、映像信号変換用ＲＯＭ（リード・オンリ・メモ
リ）１３４に格納されているルック−アップΦテーブル
を用いてその映像信号（例えばＲＧＢ系の映像信号）を
プリントに適した映像信号（例えばＹＭＣ系の映像信号
）に変換する。この変換の際、映像信号を１ライン分ず
つ処理することから、ラインバッファからなるＲＡＭ（
ランダム・アクセス・メモリ）１３６がデータ（映像信
号）バッファとして用いられる。変換後の映像信号は、
ゲートアレイ１３２より印画データとしてプリンタ機構
部１４０に送られる。
、上記のように画像メモリ１１８からの映像信号を受は
取ると、映像信号変換用ＲＯＭ（リード・オンリ・メモ
リ）１３４に格納されているルック−アップΦテーブル
を用いてその映像信号（例えばＲＧＢ系の映像信号）を
プリントに適した映像信号（例えばＹＭＣ系の映像信号
）に変換する。この変換の際、映像信号を１ライン分ず
つ処理することから、ラインバッファからなるＲＡＭ（
ランダム・アクセス・メモリ）１３６がデータ（映像信
号）バッファとして用いられる。変換後の映像信号は、
ゲートアレイ１３２より印画データとしてプリンタ機構
部１４０に送られる。
機構部１４０では、ヘッド、走査機構等が作動して用紙
上に画像を記録する。
上に画像を記録する。
ＣＰＵ制御部１２０において、ゲートアレイ１２２は、
キーボード（図示せず）等からの制御信号を入力してそ
れをＣＰＵの解読可能なコード信号に変換し、そのフー
ド信号をＣＰＵ１００に転送スル。ＲＯＭ１２ＢはＣＰ
Ｕ１００（７）実行処理を規定するための制御プログラ
ムを格納し、ＲＡＭ１２４はＣＰＵ１００の処理するデ
ータを格納する。
キーボード（図示せず）等からの制御信号を入力してそ
れをＣＰＵの解読可能なコード信号に変換し、そのフー
ド信号をＣＰＵ１００に転送スル。ＲＯＭ１２ＢはＣＰ
Ｕ１００（７）実行処理を規定するための制御プログラ
ムを格納し、ＲＡＭ１２４はＣＰＵ１００の処理するデ
ータを格納する。
［発明が解決しようとする課題］
上述したように、従来のビデオプリンタでは、ＣＰＵ制
御用、映像信号変換用にそれぞれ別個のＲＯＭ１２６．
１３４を設ケルトトモニ、ＣＰＵ処理用、映像信号変換
用にそれぞれ別個のＲＡＭ１２４．１３６を設けていた
。しかし、このような二重のメモリ構成によって装置回
路が大規模化・高コスト化していた。また、メモリ制御
部１１０、ＣＰＵ制御部１２０、プリント制御部１３０
の各制御部毎にそれぞれゲートアレイエ１２．Ｉ２２．
１３２を設けるため、これも回路装置の一層の大規模化
・高コスト化を招いていた。
御用、映像信号変換用にそれぞれ別個のＲＯＭ１２６．
１３４を設ケルトトモニ、ＣＰＵ処理用、映像信号変換
用にそれぞれ別個のＲＡＭ１２４．１３６を設けていた
。しかし、このような二重のメモリ構成によって装置回
路が大規模化・高コスト化していた。また、メモリ制御
部１１０、ＣＰＵ制御部１２０、プリント制御部１３０
の各制御部毎にそれぞれゲートアレイエ１２．Ｉ２２．
１３２を設けるため、これも回路装置の一層の大規模化
・高コスト化を招いていた。
本発明は、かかる問題点に鑑みてなされたもので、ＲＯ
Ｍ、ＲＡＭ等のメモリの使用個数を最小限にし、さらに
はゲートアレイの使用個数をも最小限とすることにより
、装置回路の大幅な簡易化・縮小化・コスト低減化を達
成するビデオプリンタ装置を提供することを目的きする
。
Ｍ、ＲＡＭ等のメモリの使用個数を最小限にし、さらに
はゲートアレイの使用個数をも最小限とすることにより
、装置回路の大幅な簡易化・縮小化・コスト低減化を達
成するビデオプリンタ装置を提供することを目的きする
。
［課題を解決するための手段］
上記の目的を達成するために、本発明のビデオプリンタ
装置は、ＣＰＵの使用する制御プログラムとプリント制
御部の使用する映像信号変換用ルック−アップ・テーブ
ルとを一緒に格納するＲＯＭと、ＣＰＵの処理するデー
タを格納するとともに、映像信号変換時にプリント制御
部の処理するデータを格納するＲＡＭと、それらＲＯＭ
およびＲＡＭの各々に対するＣＰｔＪおよびプリント制
御部のメモリ・アクセスを切り替える制御手段とを備え
る構成とした。
装置は、ＣＰＵの使用する制御プログラムとプリント制
御部の使用する映像信号変換用ルック−アップ・テーブ
ルとを一緒に格納するＲＯＭと、ＣＰＵの処理するデー
タを格納するとともに、映像信号変換時にプリント制御
部の処理するデータを格納するＲＡＭと、それらＲＯＭ
およびＲＡＭの各々に対するＣＰｔＪおよびプリント制
御部のメモリ・アクセスを切り替える制御手段とを備え
る構成とした。
また、制御部の簡易化・小型化・コスト低減化を実現す
るため、プリント制御部を、画像メモリに対する制御部
およびＣＰＵに対する制御部と一緒に同一のゲートアレ
イ内に設ける構成とした。
るため、プリント制御部を、画像メモリに対する制御部
およびＣＰＵに対する制御部と一緒に同一のゲートアレ
イ内に設ける構成とした。
また、該ゲートアレイの小型化ひいては装置回路の一層
の小型化を実現するため、ＣＰＵからのアドレスとプリ
ント制御部からのアドレスを選択的にＲＯＭまたはＲＡ
Ｍに与えるためのアドレス・セレクタ手段を制御手段に
備えるとともに、映像出力端子へ映像入力端子より入力
した映像信号または画像メモリより読み出した映像信号
を選択的に送るための切替スイッチ手段を備え、ゲート
アレイのＲＯＭおよびＲＡＭに対するアドレス信号およ
び映像出力端子に対する映像信号を共通の端子ピンより
出力せしめる構成とした。
の小型化を実現するため、ＣＰＵからのアドレスとプリ
ント制御部からのアドレスを選択的にＲＯＭまたはＲＡ
Ｍに与えるためのアドレス・セレクタ手段を制御手段に
備えるとともに、映像出力端子へ映像入力端子より入力
した映像信号または画像メモリより読み出した映像信号
を選択的に送るための切替スイッチ手段を備え、ゲート
アレイのＲＯＭおよびＲＡＭに対するアドレス信号およ
び映像出力端子に対する映像信号を共通の端子ピンより
出力せしめる構成とした。
［作用］
本発明では、１つのＲＯＭに制御プログラムに対するＲ
ＯＭと映像信号変換用ルック・アップ・テーブルに対す
るＲＯＭとを兼用させ、１つのＲＡＭにＣＰＵのワーク
ＲＡＭと映像信号変換用のパンツアメモリ（ＲＡＭ）と
を兼用させる。これら共用ＲＯＭ、共用ＲＡＭは、制御
手段の働きにより、一般には映像信号変換時だけプリン
ト制御部のメモリ・アクセスを受け、それ以外の時はＣ
ＰＵのメモリ・アクセスを受ける。プリント部がメモリ
・アクセスを行う間ＣＰＵは待機状態となるが、映像信
号変換の処理時間は短いので、ＣＰＵのスループットは
それほど低下しない。
ＯＭと映像信号変換用ルック・アップ・テーブルに対す
るＲＯＭとを兼用させ、１つのＲＡＭにＣＰＵのワーク
ＲＡＭと映像信号変換用のパンツアメモリ（ＲＡＭ）と
を兼用させる。これら共用ＲＯＭ、共用ＲＡＭは、制御
手段の働きにより、一般には映像信号変換時だけプリン
ト制御部のメモリ・アクセスを受け、それ以外の時はＣ
ＰＵのメモリ・アクセスを受ける。プリント部がメモリ
・アクセスを行う間ＣＰＵは待機状態となるが、映像信
号変換の処理時間は短いので、ＣＰＵのスループットは
それほど低下しない。
このようにＲＯＭ、ＲＡＭの共用化と併せて、プリント
制御部、画像メモリに対する制御部、およびＣＰＵに対
する制御部を一緒に同一のゲートアレイで構成すること
で、ゲートアレイの使用個数が大幅に減少する。
制御部、画像メモリに対する制御部、およびＣＰＵに対
する制御部を一緒に同一のゲートアレイで構成すること
で、ゲートアレイの使用個数が大幅に減少する。
さらに、この共用ゲートアレイとＲＯＭ、ＲＡＭとの間
にアドレス・セレクタ手段を介在させるとともに、映像
入力端子、ゲートアレイと映像出力端子との間に切替ス
イッチ手段を介在させて、共用の端子ピンよりＲＯＭ、
ＲＡＭに対するアドレス信号と映像出力端子ひいてはデ
イスプレィに対する映像信号とを選択的に出力せしめる
ようにすることで、ゲートアレイの端子ピン数が減り、
ゲートアレイのパンケージが小さくなる。
にアドレス・セレクタ手段を介在させるとともに、映像
入力端子、ゲートアレイと映像出力端子との間に切替ス
イッチ手段を介在させて、共用の端子ピンよりＲＯＭ、
ＲＡＭに対するアドレス信号と映像出力端子ひいてはデ
イスプレィに対する映像信号とを選択的に出力せしめる
ようにすることで、ゲートアレイの端子ピン数が減り、
ゲートアレイのパンケージが小さくなる。
［実施例コ
第１図は、本発明の一実施例によるビデオプリ／夕装置
の主要部の回路構成を示す。図中、ＣＰＵ１００、シス
テムバス１０２、映像入力端子１４、映像出力端子１０
６、Ａ／Ｄ変換器１１４゜Ｄ／Ａ変換器１１６、画像メ
モリ１１８およびプリンタ機構部１４０は、第２図（従
来装置）において同一の参照符号を付した各部とそれぞ
れ同様な構成・機能を付してよい。
の主要部の回路構成を示す。図中、ＣＰＵ１００、シス
テムバス１０２、映像入力端子１４、映像出力端子１０
６、Ａ／Ｄ変換器１１４゜Ｄ／Ａ変換器１１６、画像メ
モリ１１８およびプリンタ機構部１４０は、第２図（従
来装置）において同一の参照符号を付した各部とそれぞ
れ同様な構成・機能を付してよい。
この実施例において、ＲＯＭｌ０には、ＣＰＵ１００の
実行処理を規定する制御プログラムが格納されるととも
に、プリント時に映像信号を変換するためのルック・ア
ップ・テーブルが格納されされている。ＲＯＭｌ０のデ
ータ端子は、データバス１８を介してゲートアレイ１４
に接続されるとともに、データバス１８．７ステムバス
１０２を介してＣＰＵ１００に接続される。かかるＲＯ
Ｍｌ０に対して、ＣＰＵ１００および／ステム制御ゲー
トアレイ１４がアドレス・セレクタ回路１６を介して選
択的にメモリ・アクセスを行う。すなわち、ＣＰＵ１０
０は自己の動作ないし処理を進めるうえでＲＯＭｌ０か
ら制御プログラムを弓き出し、ゲートアレイ１４は映像
信号（例えばＲＧＢ系からプリントに適した映像信号（
例えばＹＭＣ系）に変換する際にＲＯＭ１０内の変換用
ルック・アップ・テーブルを利用する。
実行処理を規定する制御プログラムが格納されるととも
に、プリント時に映像信号を変換するためのルック・ア
ップ・テーブルが格納されされている。ＲＯＭｌ０のデ
ータ端子は、データバス１８を介してゲートアレイ１４
に接続されるとともに、データバス１８．７ステムバス
１０２を介してＣＰＵ１００に接続される。かかるＲＯ
Ｍｌ０に対して、ＣＰＵ１００および／ステム制御ゲー
トアレイ１４がアドレス・セレクタ回路１６を介して選
択的にメモリ・アクセスを行う。すなわち、ＣＰＵ１０
０は自己の動作ないし処理を進めるうえでＲＯＭｌ０か
ら制御プログラムを弓き出し、ゲートアレイ１４は映像
信号（例えばＲＧＢ系からプリントに適した映像信号（
例えばＹＭＣ系）に変換する際にＲＯＭ１０内の変換用
ルック・アップ・テーブルを利用する。
ＲＡＭ１２も、ＲＯＭｌ０と同様に、そのアドレス端子
はアドレスバス２０を介してアドレス・セレクタ回路１
６の出力端子に接続され、そのデータ端子はデータバス
１８を介してゲートアレイ１４とＣＰＵ１００に接続さ
れる。かかるＲＡＭ１２に対しても、ＣＰＵ１００およ
びゲートアレイ１４がアドレス・セレクタ回路１６を介
して選択的にメモリ・アクセスを行う。つまり、ＣＰＵ
１００はワークＲＡＭとして、ゲートアレイ１４は映像
信号変換時のバッファとして、それぞれＲＡＭ１２を使
用する。
はアドレスバス２０を介してアドレス・セレクタ回路１
６の出力端子に接続され、そのデータ端子はデータバス
１８を介してゲートアレイ１４とＣＰＵ１００に接続さ
れる。かかるＲＡＭ１２に対しても、ＣＰＵ１００およ
びゲートアレイ１４がアドレス・セレクタ回路１６を介
して選択的にメモリ・アクセスを行う。つまり、ＣＰＵ
１００はワークＲＡＭとして、ゲートアレイ１４は映像
信号変換時のバッファとして、それぞれＲＡＭ１２を使
用する。
セレクタ回路１６は、ゲートアレイ１４からの選択制御
信号ＳＥによって制御され、映像信号変換のためゲート
アレイ１４がＲＯＭｌ０内のル。
信号ＳＥによって制御され、映像信号変換のためゲート
アレイ１４がＲＯＭｌ０内のル。
り嗜アップーテーブルを利用する時のみゲートアレイ１
４側に切り替わり、それ以外の時はＣＰＵ１００側に切
り替わる。ゲートアレイ１４は、メモリ１０．１２を使
用する際、ＣＰＵ１００に対して待機信号ＷＡ Ｉ Ｔ
を送る。これによって、ＣＰＵ１００のＲＯＭｌ０．Ｒ
ＡＭ１２に対するメモリ・アクセスは禁止化されること
になる。しかし、映像信号変換に費やされる時間は短い
ので、ＣＰＵ１００の処理能率がさほど害されることは
ない。
４側に切り替わり、それ以外の時はＣＰＵ１００側に切
り替わる。ゲートアレイ１４は、メモリ１０．１２を使
用する際、ＣＰＵ１００に対して待機信号ＷＡ Ｉ Ｔ
を送る。これによって、ＣＰＵ１００のＲＯＭｌ０．Ｒ
ＡＭ１２に対するメモリ・アクセスは禁止化されること
になる。しかし、映像信号変換に費やされる時間は短い
ので、ＣＰＵ１００の処理能率がさほど害されることは
ない。
ゲートアレイ１４は、画像メモリ１１８に対して映像信
号を書き込み、読み出す制御（メモリ制御）、キーボー
ド等からのユーザ操作を応じてＣＰＵ１００に対して行
う制御（ＣＰＵ制御）、およびプリント時に上記のよう
な映像信号変換と併せてプリンタ機構部に対して行う制
御（プリント制御）を全部兼ねる１チップ回路である。
号を書き込み、読み出す制御（メモリ制御）、キーボー
ド等からのユーザ操作を応じてＣＰＵ１００に対して行
う制御（ＣＰＵ制御）、およびプリント時に上記のよう
な映像信号変換と併せてプリンタ機構部に対して行う制
御（プリント制御）を全部兼ねる１チップ回路である。
このゲートアレイ１４では、画像メモリ１１８より読み
出した映像信号をデイスプレィ表示のため映像出力端子
１０６へ送出する際、アドレス・セレクタ回路１６に対
してアドレス信号を出力するのと同一の端子ピンから映
像信号を出力する。この時、切替スイッチ２０は端子２
Ｏｂ側に切り変わっているので、Ｄ／Ａ変換器１１６よ
り得られたアナログ映像信号はこのスイッチ２０を通っ
て映像出力端子１０６へ送られる。なお、アドレス・セ
レクタ回路１６は、この時、ＣＰＵ１００側へ切り替わ
っている。
出した映像信号をデイスプレィ表示のため映像出力端子
１０６へ送出する際、アドレス・セレクタ回路１６に対
してアドレス信号を出力するのと同一の端子ピンから映
像信号を出力する。この時、切替スイッチ２０は端子２
Ｏｂ側に切り変わっているので、Ｄ／Ａ変換器１１６よ
り得られたアナログ映像信号はこのスイッチ２０を通っ
て映像出力端子１０６へ送られる。なお、アドレス・セ
レクタ回路１６は、この時、ＣＰＵ１００側へ切り替わ
っている。
切替スイッチ２０は、ゲートアレイ１４からの切替制御
信号ＳＷによって制御され、画像メモリ１１８からの映
像信号（メモリ画映像信号）をデイスプレィ上に表示す
るときは端子２０ ｂ ＩＩに切り替わり、映像入力端
子１０４より入力した映像信号（ソース画映像信号）を
デイスプレィ上に表示するときは端子２Ｏａ側に切り替
わる。
信号ＳＷによって制御され、画像メモリ１１８からの映
像信号（メモリ画映像信号）をデイスプレィ上に表示す
るときは端子２０ ｂ ＩＩに切り替わり、映像入力端
子１０４より入力した映像信号（ソース画映像信号）を
デイスプレィ上に表示するときは端子２Ｏａ側に切り替
わる。
以上のように、この実施例では、ＣＰＵ制御プログラム
を格納するＲＯＭと映像信号変換用ルック・アップ・テ
ーブルを格納するＲＯＭを１つの共用ＲＯＭｌ０に兼用
させるとともに、ＣＰＵ処理用のデータを格納するＲＡ
Ｍと映像信号変換中のデータを格納するＲＡＭを１つの
共用ＲＡＭ １２に兼用させたので、従来の装置ｔ（第
２図）と比較してＲＯＭ、ＲＡＭの使用数が半減し、こ
れによって回路構成が大幅に小型化・簡易化し、装置コ
ストも大幅に低くなっている。
を格納するＲＯＭと映像信号変換用ルック・アップ・テ
ーブルを格納するＲＯＭを１つの共用ＲＯＭｌ０に兼用
させるとともに、ＣＰＵ処理用のデータを格納するＲＡ
Ｍと映像信号変換中のデータを格納するＲＡＭを１つの
共用ＲＡＭ １２に兼用させたので、従来の装置ｔ（第
２図）と比較してＲＯＭ、ＲＡＭの使用数が半減し、こ
れによって回路構成が大幅に小型化・簡易化し、装置コ
ストも大幅に低くなっている。
また、画像メモリ１１８に対する制御、ＣＰＵ１００に
対する制御、およびプリンタ機構部工４０に対する制御
を１つのゲートアレイ１４で行うようにしたので、ゲー
トアレイの使用数が従来装置（第２図）の１／３に減り
、回路構成が一層小型・簡易になっており、装置コスト
も一層低くなっている。
対する制御、およびプリンタ機構部工４０に対する制御
を１つのゲートアレイ１４で行うようにしたので、ゲー
トアレイの使用数が従来装置（第２図）の１／３に減り
、回路構成が一層小型・簡易になっており、装置コスト
も一層低くなっている。
さらに、切替スイッチ２０およびアドレス・セレクタ回
路工６を備えることより、ＲＯＭｌ０゜ＲＡＭ１２に対
するアドレス出力用の端子ピンとデイスプレィに対する
映像信号出力用の端子ピンとを共用することができ、こ
れによりゲートアレイ１４のチップサイズが小型化され
、ひいては装置回路全体の容積も一層小型化されている
。
路工６を備えることより、ＲＯＭｌ０゜ＲＡＭ１２に対
するアドレス出力用の端子ピンとデイスプレィに対する
映像信号出力用の端子ピンとを共用することができ、こ
れによりゲートアレイ１４のチップサイズが小型化され
、ひいては装置回路全体の容積も一層小型化されている
。
［発明の効果コ
本発明は、上述したような構成を仔することにより、次
のような効果を奏する。
のような効果を奏する。
請求項１のビデオプリンタ装置によれば、制御プログラ
ムを格納するＲＯＭと映像信号変換用ルック・アップ・
テーブルを格納するＲＯＭとを１つのＲＯＭで兼用し、
ＣＰＵのワークＲＡＭと映像信号変換用のバッファメモ
リ（ＲＡＭ）と１つのＲＡＭで兼用するようにしたので
、ＲＯＭ、ＲＡＭの使用数を半減させ、装置回路の小型
化・簡易化・コスト低減化を実現することができる。
ムを格納するＲＯＭと映像信号変換用ルック・アップ・
テーブルを格納するＲＯＭとを１つのＲＯＭで兼用し、
ＣＰＵのワークＲＡＭと映像信号変換用のバッファメモ
リ（ＲＡＭ）と１つのＲＡＭで兼用するようにしたので
、ＲＯＭ、ＲＡＭの使用数を半減させ、装置回路の小型
化・簡易化・コスト低減化を実現することができる。
請求項２のビデオプリンタ装置によれば、上記のような
ＲＯＭ、ＲＡＭの兼用化（共用化）に関連してプリント
制御部を画像メモリに対する制御部およびＣＰＵに対す
る制御部と一緒に同一のゲートアレイ内に構成すること
で、ゲートアレイの使用数を大幅に削減し、装置回路の
小型化・簡易化・フスト低減化を一層推進することがで
きる。
ＲＯＭ、ＲＡＭの兼用化（共用化）に関連してプリント
制御部を画像メモリに対する制御部およびＣＰＵに対す
る制御部と一緒に同一のゲートアレイ内に構成すること
で、ゲートアレイの使用数を大幅に削減し、装置回路の
小型化・簡易化・フスト低減化を一層推進することがで
きる。
請求項３のビデオプリンタ装置によれば、そのようなゲ
ートアレイとＲＯＭ、ＲＡＭとの間にアドレス・セレク
タ手段を介在させるとともに、映像入力端子、ゲートア
レイと映像出力端子との間に切替スイッチ手段を介在さ
せて、共用の端子ピンよりＲＯＭ、ＲＡＭに対するアド
レス信号と映像出力端子ひいてはデイスプレィに対する
映像信号とを選択的に出力せしめるようにすることで、
ゲートアレイの端子ピン数を減らし、ゲートアレイのパ
ッケージを小さくシ、ひいては装置回路を一層の小型化
を実現することができる。
ートアレイとＲＯＭ、ＲＡＭとの間にアドレス・セレク
タ手段を介在させるとともに、映像入力端子、ゲートア
レイと映像出力端子との間に切替スイッチ手段を介在さ
せて、共用の端子ピンよりＲＯＭ、ＲＡＭに対するアド
レス信号と映像出力端子ひいてはデイスプレィに対する
映像信号とを選択的に出力せしめるようにすることで、
ゲートアレイの端子ピン数を減らし、ゲートアレイのパ
ッケージを小さくシ、ひいては装置回路を一層の小型化
を実現することができる。
第１図は、本発明の一実施例によるビデオプリンタの主
要部の回路構成を示すブロック図、第２図は、従来のビ
デオプリンタの主要部の回路構成を示すプロ、り図であ
る。 図面において、 １０・・・・ＲＯＭ１ １２・・・・ＲＡＭ。 １４・・・・システム制御ゲートアレイ、１６・・・・
アドレス・セレクタ回路、２０・・・・切替スイッチ、 １００＝・−ＣＰ Ｕ。 １０４・・・・映像入力端子、 １０６・・・・映像出力端子、 １４０・・・・プリンタ機構部。
要部の回路構成を示すブロック図、第２図は、従来のビ
デオプリンタの主要部の回路構成を示すプロ、り図であ
る。 図面において、 １０・・・・ＲＯＭ１ １２・・・・ＲＡＭ。 １４・・・・システム制御ゲートアレイ、１６・・・・
アドレス・セレクタ回路、２０・・・・切替スイッチ、 １００＝・−ＣＰ Ｕ。 １０４・・・・映像入力端子、 １０６・・・・映像出力端子、 １４０・・・・プリンタ機構部。
Claims (3)
- （１）ＣＰＵの使用する制御プログラムとプリント制御
部の使用する映像信号変換用ルック・アップ・テーブル
とを一緒に格納するＲＯＭと、前記ＣＰＵの処理するデ
ータを格納するとともに、映像信号変換時に前記プリン
ト制御部の処理するデータを格納するＲＡＭと、 前記ＲＯＭおよび前記ＲＡＭの各々に対する前記ＣＰＵ
および前記プリント制御部のメモリ・アクセスを切り替
える制御手段と、 を備えたことを特徴とするビデオプリンタ装置。 - （２）前記プリント制御部を、画像メモリに対する制御
部および前記ＣＰＵに対する制御部と一緒に同一のゲー
トアレイで構成することを特徴とする請求項１記載のビ
デオプリンタ装置。 - （３）前記ＣＰＵからのアドレスと前記プリント制御部
からのアドレスを選択的に前記ＲＯＭまたは前記ＲＡＭ
に与えるためのアドレス・セレクタ手段を前記制御手段
に備えるとともに、映像出力端子へ映像入力端子より入
力した映像信号または画像メモリより読み出した映像信
号を選択的に送るための切替スイッチ手段を備え、前記
ゲートアレイの前記ＲＯＭおよび前記ＲＡＭに対するア
ドレス信号および前記映像出力端子に対する映像信号を
共通の端子ピンより出力せしめるように構成したことを
特徴とするビデオプリンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172248A JPH0461578A (ja) | 1990-06-29 | 1990-06-29 | ビデオプリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172248A JPH0461578A (ja) | 1990-06-29 | 1990-06-29 | ビデオプリンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461578A true JPH0461578A (ja) | 1992-02-27 |
Family
ID=15938371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172248A Pending JPH0461578A (ja) | 1990-06-29 | 1990-06-29 | ビデオプリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0819174A (ja) * | 1978-12-01 | 1996-01-19 | Raychem Corp | Ｐｔｃ素子を有する保護回路 |
| US5603055A (en) * | 1994-01-27 | 1997-02-11 | Vlsi Technology, Inc. | Single shared ROM for storing keyboard microcontroller code portion and CPU code portion and disabling access to a portion while accessing to the other |
-
1990
- 1990-06-29 JP JP2172248A patent/JPH0461578A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0819174A (ja) * | 1978-12-01 | 1996-01-19 | Raychem Corp | Ｐｔｃ素子を有する保護回路 |
| US5603055A (en) * | 1994-01-27 | 1997-02-11 | Vlsi Technology, Inc. | Single shared ROM for storing keyboard microcontroller code portion and CPU code portion and disabling access to a portion while accessing to the other |
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