JPH0462465B2 - - Google Patents
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- JPH0462465B2 JPH0462465B2 JP60057816A JP5781685A JPH0462465B2 JP H0462465 B2 JPH0462465 B2 JP H0462465B2 JP 60057816 A JP60057816 A JP 60057816A JP 5781685 A JP5781685 A JP 5781685A JP H0462465 B2 JPH0462465 B2 JP H0462465B2
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- voltage
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路等に用いられる半導体
抵抗素子に関する。
抵抗素子に関する。
従来、この種の半導体抵抗素子（以下、抵抗素
子という。）は、回路上にて使用する最低電位
（以下、Veeという。）が印加されたＰ型半導体基
板（以下、Ｐ基板という。）上に選択的に設けら
れた、回路上にて使用する最高電位（以下、Vcc
という。）が印加されたＮ型不純物領域（以下、
Ｎ領域という。）上に選択的に設けられたP+型不
純物領域（以下、P+領域という。）上の両端部に
コンタクトを設ける事により構成されていた。
子という。）は、回路上にて使用する最低電位
（以下、Veeという。）が印加されたＰ型半導体基
板（以下、Ｐ基板という。）上に選択的に設けら
れた、回路上にて使用する最高電位（以下、Vcc
という。）が印加されたＮ型不純物領域（以下、
Ｎ領域という。）上に選択的に設けられたP+型不
純物領域（以下、P+領域という。）上の両端部に
コンタクトを設ける事により構成されていた。
通常P+領域のパターン形は矩形の組み合せで
構成される。すなわち、Ｐ基板とＮ領域間のPN
接合は、Ｐ基板にVeeを、Ｎ領域にVccを印加す
るため逆バイアス状態になつており、Ｎ領域と
P+領域間のPN接合は、抵抗素子として使用する
P+領域にかかる電位はVccとVeeの間の電位であ
るため逆バイアス状態になつており、従つて各々
のPN接合は電気的に絶縁分離された状態になつ
ていた。
構成される。すなわち、Ｐ基板とＮ領域間のPN
接合は、Ｐ基板にVeeを、Ｎ領域にVccを印加す
るため逆バイアス状態になつており、Ｎ領域と
P+領域間のPN接合は、抵抗素子として使用する
P+領域にかかる電位はVccとVeeの間の電位であ
るため逆バイアス状態になつており、従つて各々
のPN接合は電気的に絶縁分離された状態になつ
ていた。
さらにこの種の抵抗素子は、上記に述べたＮ領
域に抵抗素子として使用するP+領域にかかる電
位の高値側電圧を印加する事で構成する事もあ
り、当然Ｎ領域とP+領域間のPN接合は逆バイア
ス状態で保てるようになつていた。
域に抵抗素子として使用するP+領域にかかる電
位の高値側電圧を印加する事で構成する事もあ
り、当然Ｎ領域とP+領域間のPN接合は逆バイア
ス状態で保てるようになつていた。
次にかかる従来の半導体抵抗素子の問題点につ
いて図面を用いて説明する。
いて図面を用いて説明する。
第４図ａは従来の抵抗素子の一例のパターンレ
イアウトを示す平面図で、第４図ｂは第４図ａの
Ａ−A′線断面図である。
イアウトを示す平面図で、第４図ｂは第４図ａの
Ａ−A′線断面図である。
すなわち、１１はＰ基板、１２はＮ領域、１３
はP+領域であり抵抗素子として使用される。１
４はＮ領域１２への電位供給のためのN+型不純
物領域（以下、N+−Ｎ領域という。）、１５はＰ
基板１１への電位供給のためのP+型不純物領域
（以下、P+−Ｐ基板という。）、１６は絶縁膜、７
１〜７４は電極取り出し用開孔部（以下、開孔部
という。）、８１〜８４は配線、１２ａはN+型不
純物埋込み層（以下、N+埋込み層という。）を示
している。そして、上述のように、配線８１には
Vccが、配線８４にはVeeが印加されている。
はP+領域であり抵抗素子として使用される。１
４はＮ領域１２への電位供給のためのN+型不純
物領域（以下、N+−Ｎ領域という。）、１５はＰ
基板１１への電位供給のためのP+型不純物領域
（以下、P+−Ｐ基板という。）、１６は絶縁膜、７
１〜７４は電極取り出し用開孔部（以下、開孔部
という。）、８１〜８４は配線、１２ａはN+型不
純物埋込み層（以下、N+埋込み層という。）を示
している。そして、上述のように、配線８１には
Vccが、配線８４にはVeeが印加されている。
近年の集積回路の進歩は、高集積化と共に低電
力化が進んできており、それに伴い抵抗素子も微
細化とともに高値の層抵抗（例えばρs10KΩ／口
〜）を利用するプロセスになつてきており、従つ
て抵抗の駆動電圧の違いに対して抵抗値が大幅に
ずれてくる現象が発生してきている。
力化が進んできており、それに伴い抵抗素子も微
細化とともに高値の層抵抗（例えばρs10KΩ／口
〜）を利用するプロセスになつてきており、従つ
て抵抗の駆動電圧の違いに対して抵抗値が大幅に
ずれてくる現象が発生してきている。
すなわち、Ｎ領域１２とP+領域１３間のPN接
合にかかる逆バイアス電圧値の変動が、P+領域
１３のPN接合面に形成される空乏層の広がり幅
を変動させるため、抵抗素子の抵抗値を変動させ
る。特に層抵抗値（ρs）の大きい抵抗素子ほど、
逆バイアス電圧の変動に対する空乏層の広がり変
動幅が大きくなり、さらに抵抗素子の微細化は空
乏層の広がりが占める抵抗幅や厚さの割合が大き
くなつてくるため、抵抗値の変動幅が大きくな
る。そのため抵抗値自身のバランスを必要とする
回路構成においては、上記抵抗値の変動を考慮し
たパターン設計が必要となるため設計に時間がか
かるという欠点があつた。
合にかかる逆バイアス電圧値の変動が、P+領域
１３のPN接合面に形成される空乏層の広がり幅
を変動させるため、抵抗素子の抵抗値を変動させ
る。特に層抵抗値（ρs）の大きい抵抗素子ほど、
逆バイアス電圧の変動に対する空乏層の広がり変
動幅が大きくなり、さらに抵抗素子の微細化は空
乏層の広がりが占める抵抗幅や厚さの割合が大き
くなつてくるため、抵抗値の変動幅が大きくな
る。そのため抵抗値自身のバランスを必要とする
回路構成においては、上記抵抗値の変動を考慮し
たパターン設計が必要となるため設計に時間がか
かるという欠点があつた。
さらに上述した従来の抵抗素子は、第４図ｃに
示すように信号ライン上に乗る雑音が、信号電圧
をVcc＋VF値（ここでVF値とはPN接合に順方向
電流が流れ出す順バイアス電圧をさし、通常は
700mV前後有る。）以上にした時、Ｎ領域１２と
P+領域１３間のPN接合は順バイアスされ、順方
向電流ｉが流れるためその電流のβ倍（βは電流
増幅率を示し通常の寄生PNPトランジスタにお
いては１〜10程度有る。）β，ｉがＰ基板１１方
向に流れ、いわゆる寄生PNPトランジスタ動作
が発生し、そのため回路誤動作の原因となり、さ
らには大電流による配線の溶断等が発生するとい
う欠点があつた。
示すように信号ライン上に乗る雑音が、信号電圧
をVcc＋VF値（ここでVF値とはPN接合に順方向
電流が流れ出す順バイアス電圧をさし、通常は
700mV前後有る。）以上にした時、Ｎ領域１２と
P+領域１３間のPN接合は順バイアスされ、順方
向電流ｉが流れるためその電流のβ倍（βは電流
増幅率を示し通常の寄生PNPトランジスタにお
いては１〜10程度有る。）β，ｉがＰ基板１１方
向に流れ、いわゆる寄生PNPトランジスタ動作
が発生し、そのため回路誤動作の原因となり、さ
らには大電流による配線の溶断等が発生するとい
う欠点があつた。
さらに上述した従来の抵抗素子は、Ｎ領域１２
に印加するVcc源が必要なため、Vccラインが布
線されている位置まで、Ｎ領域１２パターンを引
き延ばさねばならないため、パターンレイアウト
が複雑になり、さらに余分の領域が加わるためチ
ツプが大きくなる欠点があつた。
に印加するVcc源が必要なため、Vccラインが布
線されている位置まで、Ｎ領域１２パターンを引
き延ばさねばならないため、パターンレイアウト
が複雑になり、さらに余分の領域が加わるためチ
ツプが大きくなる欠点があつた。
第５図ａは従来の技術において述べたもう一方
の従来例の抵抗素子のパターンレイアウトを示す
平面図、第５図ｂは第５図ａのＡ−A′線断面図
である。第４図と異なる点は、第４図における配
線８１の代りに、配線８２を共用するようにした
点である。
の従来例の抵抗素子のパターンレイアウトを示す
平面図、第５図ｂは第５図ａのＡ−A′線断面図
である。第４図と異なる点は、第４図における配
線８１の代りに、配線８２を共用するようにした
点である。
上述のように、配線８４にはVeeが印加されて
おり、さらにＮ領域１２はP+領域１３を駆動す
る電圧の高値側（第５図ａ，ｂにて示す配線８
２）の電位が印加されているため、正常使用にお
いては上述の抵抗素子における抵抗への駆動電圧
の違いにおける抵抗値の変動は解決され、さらに
パターンレイアウト上の複雑さやチツプの大きく
なる欠点は解決されるが、上述の抵抗素子にて問
題とならなかつた欠点が新たに発生してきた。
おり、さらにＮ領域１２はP+領域１３を駆動す
る電圧の高値側（第５図ａ，ｂにて示す配線８
２）の電位が印加されているため、正常使用にお
いては上述の抵抗素子における抵抗への駆動電圧
の違いにおける抵抗値の変動は解決され、さらに
パターンレイアウト上の複雑さやチツプの大きく
なる欠点は解決されるが、上述の抵抗素子にて問
題とならなかつた欠点が新たに発生してきた。
第５図ａ，ｂに示す従来の抵抗素子は、P+領
域１３を駆動する電圧の高値側と低値側は各々電
極開孔部７２と７３としなければならないため、
抵抗素子を使用する時の極性は決つてしまう。従
つて、公知のマスタースライス方式やゲートアレ
イ方式のように固定された集積回路素子パターン
上に、配線を変えるだけで種々の電気回路を構成
する方式に対しては、抵抗素子の極性が固定され
てしまうため使用上の制限を受ける欠点があつ
た。
域１３を駆動する電圧の高値側と低値側は各々電
極開孔部７２と７３としなければならないため、
抵抗素子を使用する時の極性は決つてしまう。従
つて、公知のマスタースライス方式やゲートアレ
イ方式のように固定された集積回路素子パターン
上に、配線を変えるだけで種々の電気回路を構成
する方式に対しては、抵抗素子の極性が固定され
てしまうため使用上の制限を受ける欠点があつ
た。
さらに上述した従来の抵抗素子は配線８３側の
信号ライン上に乗つた雑音が、信号電圧を配線８
２側の電位よりも高くした時、Ｎ領域１２とP+
領域１３間のPN接合は順バイアスされ、従つて
上述の抵抗素子において発生した誤動作と同様の
寄生PNPトランジスタ動作が発生するため回路
誤動作の原因となり、さらには大電流による配線
の溶断が発生するという欠点があつた。
信号ライン上に乗つた雑音が、信号電圧を配線８
２側の電位よりも高くした時、Ｎ領域１２とP+
領域１３間のPN接合は順バイアスされ、従つて
上述の抵抗素子において発生した誤動作と同様の
寄生PNPトランジスタ動作が発生するため回路
誤動作の原因となり、さらには大電流による配線
の溶断が発生するという欠点があつた。
本発明の目的は上記欠点を解決した、パターン
レイアウトが簡単な半導体抵抗素子を提供するこ
とにある。
レイアウトが簡単な半導体抵抗素子を提供するこ
とにある。
本発明の半導体抵抗素子は、Ｐ型半導体基板の
一主面に設けたＮ型不純物領域と、前記Ｎ型不純
物領域内に設けたＰ型不純物領域と、前記Ｐ型不
純物領域の両端の夫々の表面及び前記Ｐ型不純物
領域の両端と接する前記Ｎ型不純物領域の表面に
接して設け且つ前記Ｐ型不純物領域とはオーミツ
ク接触をなし前記Ｎ型不純物領域とはシヨツトキ
ー接触を有する配線とを備えている。
一主面に設けたＮ型不純物領域と、前記Ｎ型不純
物領域内に設けたＰ型不純物領域と、前記Ｐ型不
純物領域の両端の夫々の表面及び前記Ｐ型不純物
領域の両端と接する前記Ｎ型不純物領域の表面に
接して設け且つ前記Ｐ型不純物領域とはオーミツ
ク接触をなし前記Ｎ型不純物領域とはシヨツトキ
ー接触を有する配線とを備えている。
次に、本発明について図面を参照して説明す
る。第１図ａは本発明の第１の実施例のパターン
レイアウトを示す平面図、第１図ｂは第１図ａの
Ａ−A′線断面図である。
る。第１図ａは本発明の第１の実施例のパターン
レイアウトを示す平面図、第１図ｂは第１図ａの
Ａ−A′線断面図である。
すなわち、Ｐ基板１１上に選択的に設けたＮ領
域１２上に、選択的に設けたP+領域１３を有す
るＰ基板１１上を覆つた絶縁膜１６上に、Ｐ基板
１１に達する開孔部７２ａ，７３ａ，７４を設け
る。
域１２上に、選択的に設けたP+領域１３を有す
るＰ基板１１上を覆つた絶縁膜１６上に、Ｐ基板
１１に達する開孔部７２ａ，７３ａ，７４を設け
る。
ここで開孔部７４は、Ｐ基板１１をVeeに印加
するために、Ｐ基板１１上に設けたP+−Ｐ基板
領域１５の電極取り出し用の開孔部であり、開孔
部７２ａ，７３ａは、抵抗素子として使用する
P+領域１３上の両端部に、Ｎ領域１２を含むよ
うに設けた電極取り出し用の開孔部である。
するために、Ｐ基板１１上に設けたP+−Ｐ基板
領域１５の電極取り出し用の開孔部であり、開孔
部７２ａ，７３ａは、抵抗素子として使用する
P+領域１３上の両端部に、Ｎ領域１２を含むよ
うに設けた電極取り出し用の開孔部である。
そして、金属薄膜を被着し配線としてのパター
ニングを行う事により、形成される配線８２ａ，
８３ａ下の開孔部７２ａ，７３ａ下のＮ領域１２
にはシヨツトキー バリア領域９２，９３が形成
され、P+領域１３及び配線８４下の開孔部７４
下のP+−Ｐ基板領域１５に対してはオーミツク
性を有するコンタクト面が形成される。
ニングを行う事により、形成される配線８２ａ，
８３ａ下の開孔部７２ａ，７３ａ下のＮ領域１２
にはシヨツトキー バリア領域９２，９３が形成
され、P+領域１３及び配線８４下の開孔部７４
下のP+−Ｐ基板領域１５に対してはオーミツク
性を有するコンタクト面が形成される。
通常使用される金属薄膜としてはAl，Pt−Al，
Ti−Al，あるいはTi−Ｗ−Al等が有る。
Ti−Al，あるいはTi−Ｗ−Al等が有る。
以上のようにして形成された抵抗素子構造は、
第１図ｃに示す等価回路のように、Ｐ基板１１と
Ｎ領域１２間のPN接合面Ｊ１２は、Ｐ基板１１
にVeeが印加されているめ逆バイアス状態になつ
ているが、P+領域１３とＮ領域１２間のPN接合
面Ｊ３２は、Ｎ領域１２に印加される電圧が、抵
抗素子Ｒとして使用するP+領域１３に印加され
る高値側の電圧が、シヨツトキーバリアすなわち
シヨツトキーダイオードSBDの順方向電位差
（以下、VSBDという。）一個分を介した値となるた
め、P+領域１３との間で一部順バイアス状態と
なる個所が発生し、その最大順バイアス個所は
P+領域１３の高値側電圧が入力する近辺のP+領
域１３であり、電位差はVSBDとなる。
第１図ｃに示す等価回路のように、Ｐ基板１１と
Ｎ領域１２間のPN接合面Ｊ１２は、Ｐ基板１１
にVeeが印加されているめ逆バイアス状態になつ
ているが、P+領域１３とＮ領域１２間のPN接合
面Ｊ３２は、Ｎ領域１２に印加される電圧が、抵
抗素子Ｒとして使用するP+領域１３に印加され
る高値側の電圧が、シヨツトキーバリアすなわち
シヨツトキーダイオードSBDの順方向電位差
（以下、VSBDという。）一個分を介した値となるた
め、P+領域１３との間で一部順バイアス状態と
なる個所が発生し、その最大順バイアス個所は
P+領域１３の高値側電圧が入力する近辺のP+領
域１３であり、電位差はVSBDとなる。
PN接合が順バイアスされた時の電流、電圧の
関係は、近似的に Ｉ＝Is・exp（Ｖ／VT） ……(1) （Isは飽和電流値、VTは熱電圧値）と表わされ
る。
関係は、近似的に Ｉ＝Is・exp（Ｖ／VT） ……(1) （Isは飽和電流値、VTは熱電圧値）と表わされ
る。
通常、PN接合における電流、電圧のオーダ
は、Ｉ＝1μAに対しＶ＝700mV程度であり、又、
シヨツトキーダイオードの順バイアスにおけるオ
ーダは、Ｉ＝1μAに対しＶ＝450mV程度である。
は、Ｉ＝1μAに対しＶ＝700mV程度であり、又、
シヨツトキーダイオードの順バイアスにおけるオ
ーダは、Ｉ＝1μAに対しＶ＝450mV程度である。
従つて、上記VSBD一個分の順バイアス電流は、
(1)式にて計算すると、Ｉ＝１×10-4μAのオーダ
ーとなり実使用上はまつたく問題が無い。従つ
て、PN接合面Ｊ３２にかかる逆バイアス電圧
は、従来例に比べて極端に小さくできるため、
P+領域１３内に広がる空乏層を最小限におさえ
る事ができ、さらに抵抗素子に印加される駆動電
圧の違いにおいても、PN接合面Ｊ３２のバイア
ス状態は一定なため抵抗値の変動はまつたく発生
しない。
(1)式にて計算すると、Ｉ＝１×10-4μAのオーダ
ーとなり実使用上はまつたく問題が無い。従つ
て、PN接合面Ｊ３２にかかる逆バイアス電圧
は、従来例に比べて極端に小さくできるため、
P+領域１３内に広がる空乏層を最小限におさえ
る事ができ、さらに抵抗素子に印加される駆動電
圧の違いにおいても、PN接合面Ｊ３２のバイア
ス状態は一定なため抵抗値の変動はまつたく発生
しない。
さらに本第１の実施例は、常に抵抗素子に印加
される駆動電圧の高値側の電圧からVSBD一段分で
Ｎ領域１２がクランプされるため、抵抗を使用す
るにあたつての極性は関係なくさらにPN接合面
Ｊ３２間の順バイアス状態は、最大電位差はVSBD
一個分しかないため、P+領域１３−Ｎ領域１２
−Ｐ基板１１間のいわゆる寄生PNPトランジス
タが駆動する事はない。
される駆動電圧の高値側の電圧からVSBD一段分で
Ｎ領域１２がクランプされるため、抵抗を使用す
るにあたつての極性は関係なくさらにPN接合面
Ｊ３２間の順バイアス状態は、最大電位差はVSBD
一個分しかないため、P+領域１３−Ｎ領域１２
−Ｐ基板１１間のいわゆる寄生PNPトランジス
タが駆動する事はない。
なおさらに本第１の実施例は、Ｎ領域１２に印
加される電源が抵抗を駆動する高値側の電圧であ
るため、パターンレイアウト上の配置が自由にで
き、さらに極性の心配がないため使用上の制限を
まつたく受けなくなる。
加される電源が抵抗を駆動する高値側の電圧であ
るため、パターンレイアウト上の配置が自由にで
き、さらに極性の心配がないため使用上の制限を
まつたく受けなくなる。
第２図ａは本発明の第２の実施例のパターンレ
イアウトを示す平面図、第２図ｂは第２図ａのＡ
−A′線断面図である。
イアウトを示す平面図、第２図ｂは第２図ａのＡ
−A′線断面図である。
本第２の実施例は第１図に示した開孔部７２
ａ，７３ａ下のパターン形状が違う以外はまつた
く同じである。
ａ，７３ａ下のパターン形状が違う以外はまつた
く同じである。
すなわち、開孔部７２ｂ，７３ｂは、抵抗素子
として使用するP+領域１３上の両端部に設けた
開孔部であり、開孔部７２ｂ，７３ｂに４辺を囲
まれたP+領域１３上にＮ領域１２が開孔された
実施例である。
として使用するP+領域１３上の両端部に設けた
開孔部であり、開孔部７２ｂ，７３ｂに４辺を囲
まれたP+領域１３上にＮ領域１２が開孔された
実施例である。
本第２の実施例は、上述の第１の実施例に比べ
て、シヨツトキーダイオードSBDの逆バイアス
特性がハードな特性を示すため、特に抵抗素子の
駆動電圧の高値と低値との差が大きい時（例えば
10V以上。）でも、リーク電流が発生しないため
完全な回路動作を期待できる。
て、シヨツトキーダイオードSBDの逆バイアス
特性がハードな特性を示すため、特に抵抗素子の
駆動電圧の高値と低値との差が大きい時（例えば
10V以上。）でも、リーク電流が発生しないため
完全な回路動作を期待できる。
第３図は本発明の第３の実施例のパターンレイ
アウトを示す平面図である。
アウトを示す平面図である。
本実施例は第２の実施例と同様に、第１図に示
した開孔部７２ａ，７３ａ下のパターン形状が違
う以外は全く同様である。すなわちシヨツトキー
バリア領域９２ａ，９３ａを大きくとるように開
孔部７２ｃ，７３ｃを設けたもので、その効果は
第１の実施例と同様である。
した開孔部７２ａ，７３ａ下のパターン形状が違
う以外は全く同様である。すなわちシヨツトキー
バリア領域９２ａ，９３ａを大きくとるように開
孔部７２ｃ，７３ｃを設けたもので、その効果は
第１の実施例と同様である。
以上説明したように本発明は、抵抗素子の電極
取り出し電極をＮ領域とP+領域にまたがるよう
に設けるので、電極金属とＮ領域との間で形成さ
れるシヨツトキーダイオードが挿入された形とな
り、駆動電圧の変動に無関係に抵抗値を一定に保
つ事ができるため、近年発展してきているパター
ンの微細化や回路の低電力化に対する抵抗パター
ンの設計が容易に、短時間でできる。さらに雑音
に対する誤動作を防止できるため、従来特に雑音
に対し弱いため回路上やパターンレイアウト上大
変な労力をかけさらにチツプサイズを大きくせざ
るを得なかつた入出力端子近傍の半導体抵抗素子
に対し、本発明の半導体抵抗素子のみで使用可能
となるため、回路上の使用制限を受けず、容易に
設計できる。又、極性に無関係に使用できるた
め、近年発展してきているセミカスタムICへの
使用が容易にできる。なお、さらに、レイアウト
が容易に、自由にパターニングできるため、チツ
プを小さくでき、一層の歩留りの向上が期待でき
る。従つて、本発明によれば、今後発展していく
微細化、高性能化、さらにセミカスタム化に向け
て高い信頼性を有する高精度の半導体抵抗素子を
用いた大規模集積回路を容易に設計でき、歩留り
良く製造することができるという効果がある。
取り出し電極をＮ領域とP+領域にまたがるよう
に設けるので、電極金属とＮ領域との間で形成さ
れるシヨツトキーダイオードが挿入された形とな
り、駆動電圧の変動に無関係に抵抗値を一定に保
つ事ができるため、近年発展してきているパター
ンの微細化や回路の低電力化に対する抵抗パター
ンの設計が容易に、短時間でできる。さらに雑音
に対する誤動作を防止できるため、従来特に雑音
に対し弱いため回路上やパターンレイアウト上大
変な労力をかけさらにチツプサイズを大きくせざ
るを得なかつた入出力端子近傍の半導体抵抗素子
に対し、本発明の半導体抵抗素子のみで使用可能
となるため、回路上の使用制限を受けず、容易に
設計できる。又、極性に無関係に使用できるた
め、近年発展してきているセミカスタムICへの
使用が容易にできる。なお、さらに、レイアウト
が容易に、自由にパターニングできるため、チツ
プを小さくでき、一層の歩留りの向上が期待でき
る。従つて、本発明によれば、今後発展していく
微細化、高性能化、さらにセミカスタム化に向け
て高い信頼性を有する高精度の半導体抵抗素子を
用いた大規模集積回路を容易に設計でき、歩留り
良く製造することができるという効果がある。
第１図ａは本発明の第１の実施例のパターンレ
イアウトを示す平面図、第１図ｂは第１図ａのＡ
−A′線断面図、第１図ｃは第１図ａの等価回路
図、第２図ａは本発明の第２の実施例のパターン
レイアウトを示す平面図、第２図ｂは第２図ａの
Ａ−A′線断面図、第３図は本発明の第３の実施
例のパターンレイアウトを示す平面図、第４図ａ
は一従来例のパターンレイアウトを示す平面図、
第４図ｂは第４図ａのＡ−A′線断面図、第４図
ｃは寄生PNPトランジスタ動作の説明図、第５
図ａはもう一つの従来例のパターンレイアウトを
示す平面図、第５図ｂは第５図ａのＡ−A′線断
面図である。 １１……Ｐ基板、１２……Ｎ領域、１２ａ……
N+埋込み層、１３……P+領域、１４……N+−Ｎ
領域、１５……P+−Ｐ基板、１６……絶縁膜、
７２ａ，７２ｂ，７３ａ，７３ｂ，７４……開孔
部、８２ａ，８２ｂ，８３ａ，８３ｂ，８４……
配線、９２，９２ａ，９３，９３ａ……シヨツト
キーバリア領域、Ｊ１２，Ｊ３２……PN接合
面、SBD……シヨツトキーダイオード。
イアウトを示す平面図、第１図ｂは第１図ａのＡ
−A′線断面図、第１図ｃは第１図ａの等価回路
図、第２図ａは本発明の第２の実施例のパターン
レイアウトを示す平面図、第２図ｂは第２図ａの
Ａ−A′線断面図、第３図は本発明の第３の実施
例のパターンレイアウトを示す平面図、第４図ａ
は一従来例のパターンレイアウトを示す平面図、
第４図ｂは第４図ａのＡ−A′線断面図、第４図
ｃは寄生PNPトランジスタ動作の説明図、第５
図ａはもう一つの従来例のパターンレイアウトを
示す平面図、第５図ｂは第５図ａのＡ−A′線断
面図である。 １１……Ｐ基板、１２……Ｎ領域、１２ａ……
N+埋込み層、１３……P+領域、１４……N+−Ｎ
領域、１５……P+−Ｐ基板、１６……絶縁膜、
７２ａ，７２ｂ，７３ａ，７３ｂ，７４……開孔
部、８２ａ，８２ｂ，８３ａ，８３ｂ，８４……
配線、９２，９２ａ，９３，９３ａ……シヨツト
キーバリア領域、Ｊ１２，Ｊ３２……PN接合
面、SBD……シヨツトキーダイオード。
Claims (1)
- １ Ｐ型半導体基板の一主面に設けたＮ型不純物
領域と、前記Ｎ型不純物領域内に設けたＰ型不純
物領域と、前記Ｐ型不純物領域の両端の夫々の表
面及び前記Ｐ型不純物領域の両端と接する前記Ｎ
型不純物領域の表面に接して設け且つ前記Ｐ型不
純物領域とはオーミツク接触をなし前記Ｎ型不純
物領域とはシヨツトキー接触を有する配線とを備
えたことを特徴とする半導体抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781685A JPS61216457A (ja) | 1985-03-22 | 1985-03-22 | 半導体抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781685A JPS61216457A (ja) | 1985-03-22 | 1985-03-22 | 半導体抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216457A JPS61216457A (ja) | 1986-09-26 |
| JPH0462465B2 true JPH0462465B2 (ja) | 1992-10-06 |
Family
ID=13066441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5781685A Granted JPS61216457A (ja) | 1985-03-22 | 1985-03-22 | 半導体抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216457A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475371A (ja) * | 1990-07-18 | 1992-03-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457981A (en) * | 1977-10-18 | 1979-05-10 | Nec Corp | Semiconductor device |
| JPS555858A (en) * | 1978-06-29 | 1980-01-17 | Susumu Moriya | Method and device for opening angular hole in concrete or like |
-
1985
- 1985-03-22 JP JP5781685A patent/JPS61216457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216457A (ja) | 1986-09-26 |
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