JPH0462631A - 演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、演算制御装置に係り、詳しくは不要なゼロ列
を排除するゼロサプレス（ｚｅｒｏ　５ｕｐｐｒｅｓＳ
）を行なう演算制御装置に関する。

［従来の技術］ 計算機で取り扱う情報の最小単位は、ビットで２進数の
１桁に対応する。１０進数は４ビツトで符号化されるが
、文字や記号を含めると６ビツトまたは８ビツト（１バ
イト）必要となる。１字または１バイトに１桁の１０進
数を入れた状態を、ゾーン形式（ｚｏｎｅｄ　ｆｏｒｍ
ａｔ）またはアンパック形式（ｕｎｐａｃｋｅｄ　ｆｏ
ｒｍａｔ）と呼ぶのに対し、１バイトを４ビツトずつに
区切り、それぞれにＢＣＤ符号を入れ１バイトで２桁の
１０進数を表現する形式をパック形式（ｐａｃｋｅｄ　
ｆｏｔｍａｔ）という。但し、正負は最下位バイトの下
４ビットで表示するため、１０進の最下位桁は常に最下
位バイトの上４ビットに入るように位置決めが行なわれ
る。

ところで、パック形式の一般的な演算方法としては、２
値の桁揃えをした後、演算を行ない、最後にその演算結
果のゼロサプレスを行なう場合か多い。ここで、ゼロサ
プレスとは演算の結果値をパック形式に変換するときに
必要な仮数部の最適化に伴う不要なゼロ列の排除であり
、それによって指数部（パック値の一部）の値も確定さ
れることとなる。

第８図〜第１０図は１６ｂｙｔｅ、３２桁の演算結果を
ゼロサプレスした例である。例えば、第８図（Ａ）に示
す数値はゼロザブレスされてゼロの部分が消されると第
８図（Ｂ）に示すように８桁の数値となる。また、第９
図（Ａ）に示す数値は」二位側が２桁、下位側が６桁ゼ
ロサプレスされて第９図（Ｂ）に示す桁数の数値となる
。また、第１Ｏ図（Ａ）に示す数値は上位側にゼロザブ
レスされるゼロ列はなく、下位側がゼロサプレスされて
第１０図（Ｂ）に示すように６桁の数値となる。

上述したように、従来は１　ｂｙｔｅ単位（２桁づつ）
で読み出してＯになるかどうかを判別するか又は１桁ず
つ読み出して無効であると判断してゼロザブレスし、Ｏ
でない段階がきたところでそれを有効なものと扱うよう
にしている。

［発明が解決しようとする課題］ しかしながら、このような従来のゼロザブレスを行なう
演算制御装置にあっては、ある単位で数値を記憶させた
場合はその単位で読み出してゼロサプレスを行なうよう
になっていたため、１　ｂｙｔｅ単位（２桁ずつ）読み
出してゼロサプレス行なうものは１　ｂｙｔｅ単位でゼ
ロサプレスを行なうことから処理は速いものの、その１
　ｂｙｔｅ中にゼロサプレスされるべきゼロ列があって
もこれを排除することができない（第９図（Ａ）■、０
部分および第１０図（Ａ、）０部分参照）。また、１単
位位でゼロサプレスを行なうものではゼロサプレスは殆
ど完全に行なうことができるが、１桁づつチエツクして
いくために多大の時間を要してしまうという欠点があっ
た。

何れにしても、パック形式における演算結果のゼロサプ
レス行なうとき、読み出した１バイト単位または桁単位
でゼロ列を見つける態様となっていることから、前者に
あってはゼロサプレスが不十分の場合のために余計な転
送や演算が追加されるための時間的な無駄が生じ、また
、後者にあってはチエツク時間の短縮化が図れない。

してみれば、ゼロサプレスする際の読み出しの単位を適
当な桁数とし、その桁数を更に分けて一括してチエツク
するようにすれば、１バイト単位又は桁単位でゼロサプ
レスする従来の演算制御装置のそれぞれの長所を活かす
ことができることは明らかである。

本発明の課題は、ゼロサプレスの効率を高め、ゼロサプ
レス処理を高速化できるようにすることである。

［課題を解決するための手段］ 本発明の手段は次の通りである。

第１の読出手段１　（第１図の機能ブロック図をを参照
、以下同じ）は、所定の数値データ構造により指数表現
の数値データを記憶したＲ　Ａ　Ｍ等からアドレス指定
により対象数値の最上位桁から２ｎ桁単位でデータを読
み出すものでアドレスバス、アドレスレジスタ等である
。

第２の読出手段２は、対象数値の最下位桁から２ｎ桁単
位でデータを読み出すものでアドレスバス、アドレスレ
ジスタ等である。

ゼロ検出手段３は、第１の続出手段１若しくは第２続出
手段２から読み出されたデータの上位０桁のゼロを検出
する第１の検出器３ａ（例えば、ＮＯＲ回路）、下位０
桁のゼロを検出する第２の検出器３ｂ（例えば、ＮＯＲ
回路）、両検出器３ａ、３ｂが共にゼロを検出したこと
を検出する第３の検出器３ｃ（例えば、ＡＮＤ回路）で
ある。

第１のゼロサプレス手段４は、第３の検出器３Ｃによる
ゼロ検出の際、読み出された２ｎ桁のデータを対象数値
からゼロサプレスするもので、例えばＣＰＵにより実行
される。

第２のゼロサプレス手段５は、第３の検出器３Ｃによる
ゼロ検出がなく、第１の検出器３ｃによるゼロ検出があ
った際に、読み出された２ｎ桁のデータのうち上位０桁
をゼロサプレスするもので、例えばＣＰＵにより実行さ
れる。

第３のゼロサプレス手段６は、第３の検出器３Ｃによる
ゼロ検出がなく、第２の検出器３ｂによるゼロ検出があ
った際に、読み出された２ｎ桁のデータのうちの下位９
桁をゼロサプレスするもので、例えばＣＰＵにより実行
される。

［作用］ 本発明の手段の作用は次の通りである。

第１の読出手段１および第２の読出手段２により、対象
数値の最上位桁から２ｎ桁単位データおよび対象数値の
最下位桁から２ｎ桁単位データが読み出されると、第１
の検出器３ａおよび第２の検出器３ｂにより読み出され
たデータの上位０桁、下位９桁のゼロが検出される。ま
た、第３の検出器３Ｃによって第１の検出器３ａ、第２
の検出器３ｂが共にゼロであることが検出される。これ
により、上位下位合わせた複数桁単位の数値がゼロであ
ることが検出される。そして、ゼロサプレス手段４〜６
は複数桁、上位桁、下位桁のゼロ検出結果に基づいて一
括してゼロサプレスを実行する。

具体的には、第３の検出器３Ｃによるゼロ検出の際に読
み出された２ｎ桁のデータが対象数値からゼロサプレス
され、また、第３の検出器３ｃによるゼロ検出がなく、
第１の検出器３ａによるゼロ検出があった際に、読み出
された２ｎのデータのうちの上位０桁がゼロサプレスさ
れ、第３の検出器３Ｃによるゼロ検出がなく、第２の検
出器３ｂによるゼロ検出があった際に、読み出された２
ｎ桁のデータのうちの下位９桁がゼロサプレスされる。

従って、２ｎ桁のデータが対象数値からゼロサプレスさ
れるのと同時に上位および下位に分けられた０桁のデー
タもゼロサプレスされる。その結果、２ｎ桁単位でチエ
ツクされることがらゼロサプレス処理が高速化される一
方、ｎ桁単位でチエツクされることから２ｎ桁単位中に
あるゼロ列ができる限り排除されてゼロサプレス処理の
実効が図られる。

［実施例］ 以下、第２図〜第７図を参照して実施例を説明する。

第２図〜第７図は演算制御装置の一実施例を示す図であ
る。

まず、構成を説明する。第２図は演算値のゼロサプレス
を行なう演算制御装置１１構成を示すブロック図であり
、この図において、演算制御装置１１は、第４図（Ａ）
示すデータ形式による指数表現の数値データの演算を行
なう演算部２１と、所定のデータ形式に変換された後の
数値データおよび演算の結果値等を記憶する１６ｂｉｔ
メモリ２２と、数値データの指数値を格納する指数レジ
スタ２３と、後述する制御部２８からの命令により１６
ｂｉｔメモリ２２のアドレス指示をするアドレスレジス
タ２４と、１６ｂｉｔメモリ２２から読み出された数値
データが上位４桁づつワード単位（２バイト、４桁）で
入力され、そのＮＯＲをとった値ＩＩ　ｂｕを制御部２
８（後述）およびＡＮＤ回路２７に出力するＮＯＲ回路
２５と、１６ｂｉｔメモリ２２から読み出された数値デ
ータが下位４桁づつワード単位（２バイト、４桁）で入
力され、そのＮＯＲをとった値ＩＩ　ＣＩＩを制御部２
８およびＡＮＤ回路２７に出力するＮＯＲ回路２６と、
ＮＯＲ回路２５．２６からの出力値１１　ｂＩＩ　　　
ＩＩ　ＣＩＩのＡＮＤ論理をとり、その値ＩＩ　ＣＩＩ
を制御部２８に出力するＡＮＤ回路２７と、データバス
１２および１６ｂｉｔのアドレスバス１３を介して上記
各回路に接続され、ＮＯＲ回路２５．２６およびＡＮＤ
回路２７に出力す、ｃ、ａを基に演算結果のゼロサプレ
ス処理を行なう制御部２８と、により構成されている。

上記ＮＯＲ回路（第１の検出器）２５、ＮＯＲ回路（第
２の検出器）２６およびＡＮＤ回路（第３の検出器）２
７は全体としてゼロ検出手段３１を構成し、制御部２８
は第１のゼロサプレス手段、第２のゼロサプレス手段お
よび第３のゼロサプレス手段を構成している。

次に、本実施例の動作を説明する。

第３図は制御部２８におけるゼロザブＩノス処理プログ
ラムを示すフローチャートである。同図中、符号Ｓｎ　
（ｎ＝１．２．・・・・）はフローの各ステップを示し
ている。

本プログラムがスターＩ・すると、先ずステップＳ１で
アト１ノスレジスタ２４に先頭アドレスを指定し、ステ
ップＳ２で指定された先頭アドレスから１６ｂｉｔのア
ドレス指定によってメモリ２２から１６ｂｊｔの数値デ
ータ（ここでは仮数値）を−括して読み出してＮＯＲ回
路２５．２６に上位桁から４桁ずつ入力する。

ステップＳ３２では、上位桁をチエツクするＮＯＲ回路
２５の出力すおよび下位桁をチエツクするＮＯＲ回路２
６の出力Ｃと、その出力す、ｃを基に１６ｂｉｔ出力全
体をチエツクするために設けられたＡＮＤ回路２７の出
力ａとを判別し、（ａ＝１．ｂ−１）のときは４桁とも
ゼロであると判断して全桁ゼロサプレスするためにステ
ップＳ４で現在の指数値から−２した値を指数レジスタ
２３に格納する。ここで、本実施例では指数値の基数を
”１００”にしているから、４桁すれるということは１
００’分の指数をマイナスすることとなる。次いて、ス
テップＳ５で指定された部分のアドレスを消すことによ
って２バイト分セロサブ１ノスする。この場合、単位と
してはメ千り２２から１６ビツトデータを読み出してい
るので全桁（相当するアドレス部分はＯをつけて消１−
０次いて、ステップＳ６で次のアドレスにおける実際の
データについて同様の処理を行なうためにアト１ノスレ
ジスタ２４のアドレスを１つ更新しくアドレス＋１→ア
ドレスレジスタ）、ステップＳ７でアドレス指定を行な
ってステップＳ２に戻る。かかる処理を繰り返した段階
で、ステップ８２〜Ｓ７のループを抜けると後述する第
５図（Ａ）に示すように上位１６ｂｉｔ単位のセロサプ
レスが一度に終了した状態となる。

一方、ステップＳ３で（ａ＝０．ｂ＝１）のときは上位
桁だけがセロになった場合であるから、上位２桁のゼロ
サプレスをするためにステップＳ８で指数値から−１し
た値を数値レジスタ２３に格納し、ステップＳ９で上位
１バイト分ゼロサプレスを行なってステップＳＩＯに進
む。これにより、１６ｂｉｔ単位ではゼロサプレスされ
なかった１６ｂｉｔ単位中の上位のゼロ列がゼロサプレ
スされる（第６図（Ａ）■参照）。なお、このａ、　　
ｂを判別すると上位のゼロサプレスを行なうか否かが判
別できるが、上位に関してａ、ｂの値がａ−１、ｂ＝ｏ
になることはあり得ない。

一方、ステップＳ３で（ａ＝ｏ、ｂ＝ｏ）のときはＮＯ
Ｒ回路２５．２６に基づく出力ａ、ｂが何れもＯであり
、従ってゼロサプレスの必要がない（換言すればゼロサ
プレスできない）場合であるから、ステップＳＩＯに進
み、ステップＳＩＯで下位からゼロサプレスを行なうた
めに最終アドレスを指定し、ステップＳｌｌで指定され
た最終アドレスから１６ｂｉｔの数値データを読み出し
てＮＯＲ回路２５．２６に上位桁から４桁ずつ入力する
。

ステップＳ１２では、上位桁をチエツクするＮＯＲ回路
２５の出ツノｂおよび下位桁をチエツクするＮＯＲ回路
２６の出力Ｃと、その出力す、ｃを基に作成されたＡＮ
ｒ）回路２７の出力ａとを判別し、（ａ＝１．ｃ＝１）
のときは下位側の４桁どもゼロであると判断して全桁ゼ
ロサプレスするためにステップＳ１３で指定された部分
のアドレスを消すことによって２パイ１〜分セロサプレ
スする。

この場合、下位側のセロサプレスであるため指数値の変
更はない。次いで、ステップＳ１４で次のアドレスにお
ける実際のデータについて同様の処理を行なうためにア
ドレスレジスタ２４のアドレスを１つ更新しくアドレス
＋１→アドレスレジスタ）、ステップＳ１５でアドレス
指定を行なってステップＳｌｌに戻る。かかる処理を繰
り返した段階で、ステップＳｌｌ〜Ｓ１５のループを抜
けると後述する第６図（Ａ）および第７図（Ａ）に示す
ように下位１６ｂｉｔ単位のゼロサプレスが括して排除
される。

一方、ステップＳ１２で（ａ＝０．ｃ＝１）のときは上
位桁だけがゼロになった場合であるから、上位２桁のゼ
ロサプレスをするためにステップ８１６で下位１バイト
分ゼロサプレスを行なって今回の処理を終了する。また
、ステップＳ１２で（ａ　＝　Ｏ、ｃ　＝　Ｏ）のとき
はゼロサプレスの必要がない（換言すればゼロサプレス
できない）場合であるから、そのまま処理を終える。従
って、１６ｂｉｔ単位ではゼロサプレスしきれなかった
１６ｂ１を単位中の下位のゼロ列がゼロサプレスされる
（第６図（Ａ）および第７図（Ａ）参照）。

上記プログラムを実行することによりパック形式の演算
の結果値は高速かつ効率よくゼロサプレスされ、ゼロサ
プレスを行なった桁数によりパック値の一部である指数
部の値も確定される。例えば、第４図（Ａ）に示すよう
に先頭に符号、その後に指数値、仮数値をもつ指数表現
のパック形式に適用した揚台、数値データの基数が’１
００”であるとすると、数値１２３４５６．１２３はそ
れぞれ以下のように指数表現され、その指数値、仮数値
は第４図（Ｂ）に示す形式でメモリ２２に記憶される。

１２３４５６＝０．１２３４５６Ｘ１００″１２３＝０
．０１２３Ｘ１００’ 第４図（Ｂ）に示す形式でメモリ２２に記憶された数値
の演算（例えば、減算）を行なうとその演算の結果値は
第４図（Ｃ）で示される。これにより、上位側にゼロ列
が生じることからゼロサプレスが必要になり、第３図に
示したプログラムによってゼロサプレス処理を実行する
と第４図（Ｄ）に示すように１６ｂｉｔ分のゼロ列が排
除される。

なお、この例では１６ｂｉｔ単位のチエツク（第３図の
ステップＳ２〜Ｓ７およびＳｌｌ〜Ｓ１５処理参照）で
はゼロサプレスできないが、ｌ　ｂｙｔｅ単位のチエツ
ク（第３図のステップＳ９および８１６参照）で１　ｂ
ｙｔｅずつゼロ列を排除でき、結果として１６ｂｉｔ分
（２バイト）のゼロサプレスが実現できる。従って、従
来１６ｂｉｔ単位でゼロサプレスを行なっていた場合に
はできなかった１６ｂｉｔ単位中のゼロサプレスが可能
になる。また、この場合、単純に１　ｂｙｔｅ単位だけ
でチエツクするものではなく、１６ｂｉｔ単位のゼロ列
は直ちにゼロサブし・スされることとなって処理が高速
化される。

第５図〜第７図はゼロサプレス実行した場合の具体例を
説明するための図である。

第５図（Ａ）に示すパック形式の数値は４桁ずつ１６ｂ
ｉｔ単位でチエツクされ、第５図（Ｂ）に示すようにア
ドレス６の下４ビットまで上位１２バイト分ゼロサプレ
スされる。これに伴って指数部の値も変更される。

第６図（Ａ）に示すパック形式の数値は第６図（Ｅ３）
に示すように上位１バイト、下位３バイト分がゼロサプ
レスされ、指数値も変更される。ここで、従来の１６ｂ
ｉｔ単位（４桁）でチエツクするものでは第６図（Ｂ）
■および■に示す部分のゼロ列を排除することができな
かったが、本実施例では１６ｂｉｔ単位でチエツクしな
がらも上記■、０部分のゼロ列を排除することができ、
高速性を維持しつつ効率の良いゼロサプレスが実現でき
る。

同様に、第７図（Ａ）に示すパック形式の数値にあって
も最終桁から１６ｂｉｔ単位でゼロサプレスされるとと
もに、第７図（Ｂ）■の部分がゼロサプレスされ、１バ
イト単位で少しでも多くゼロ列が排除される。

以上述べたように、本実施例ではＮＯＲ回路２５．２６
で上位桁、下位桁のゼロを検出するとともに、ＡＮＤ回
路２７で全桁（１６ｂｉｔ単位）のゼロを検出し、これ
らの検出結果に基づいて１６ｂｉｔ単位でかつその上位
、下位１　ｂｙｔｅ単位でゼロサプレス処理を行なって
いるので、ゼロサプレス処理を高速化でき、また、ゼロ
列を残すことなく完全に行なうことができるから従来必
要とされたデータ転送や演算、レジスタ等が不要となり
処理の効率化・高速化が図られる。

なお、本実施例では複数桁（２ｎ）のデータを１６ｂｉ
ｔ単位（４桁）としその上位桁、下位桁（ｎ）を１ｂｙ
ｔｅ（２桁）としているが、数値データから複数桁（２
ｎ）のデータを抽出しそれを上位桁、下位桁（ｎ）に分
けてチエツクするものであれば１６ｂｉｔ単位、１　ｂ
ｙｔｅ単位に限定されないのは言うまでもない。

また、本実施例では数値デ・−夕を指数表現した仮数値
に適用した例であるか、指数表現にしない数値データに
ももちろん適用することができる。

また、本実施例では指数値の基数を”　１００　”にし
ているが、これに限らず、一般の指数表現（仮数ＸＩＯ
”）のように基数を”　ｉ　ｏ　”にしてもよい。

［発明の効果］ 本発明によれば、数値データをゼロサプレスする際、複
数桁単位に読み出し、全桁上口、上位のみゼロ、下位の
みゼロを一括してゼロサプレスするようにしているので
、ゼロサプレス処理の高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図〜第７図は演
算制御装置の一実施例を示す図であり、第２図はその演
算制御装置のブロック構成図、第３図はそのゼロサプレ
ス処理プログラムを示すフローチャート、第４図はその
ゼロサプレス処理を説明するための図、第５図〜第７図
はそのゼロサプレス例を示す図、第８図〜第１０図は従
来のゼロサプレス例を示す図である。 １１・・・・演算制御装置、１２・・・・データバス、
１３・・・・アドレスバス、２１・・・・演算部、２２
・・・・１６ｂｉｔメモリ、２４・・・・アドレスし・
ジスタ、２５・・・・Ｎ　ＯＲ回路（第１の検出器）、
２６・・・・ＮＯＲ回路（第２の検出器）、２７・・・
・ＡＮＤ回路（第３の検出器）、２８・・・・制御部（
第１のゼロサプレス手段、第２のゼロサプレス手段、第
３のゼロサプレス手段）、３１・・・・ゼロ検出手段。 特許出願人　カシオ計算機株式会社 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 対象数値の最上位桁から２ｎ桁単位でデータを読み出す
   第１の読出手段と、 対象数値の最下位桁から２ｎ桁単位でデータを読み出す
   第２の読出手段と、 前記の第１の読出手段若しくは前記第２の読出手段から
   読み出されたデータの上位ｎ桁のゼロを検出する第１の
   検出器、下位ｎ桁のゼロを検出する第２の検出器、第１
   の検出器および第２の検出器が共にゼロを検出したこと
   を検出する第３の検出器からなるゼロ検出手段と、 第３の検出器によるゼロ検出の際に、読み出された２ｎ
   桁のデータを対象数値からゼロサプレスする第１のゼロ
   サプレス手段と、 第３の検出器によるゼロ検出がなく、第１の検出器によ
   るゼロ検出があった際に、読み出された２ｎ桁のデータ
   のうち上位ｎ桁をゼロサプレスする第２のゼロサプレス
   手段と、 第３の検出器によるゼロ検出がなく、第２の検出器によ
   るゼロ検出があった際に、読み出された２ｎ桁のデータ
   のうちの下位ｎ桁をゼロサプレスする第３のゼロサプレ
   ス手段と、 を備えたことを特徴とする演算制御装置。