JPH05121676A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳーＩＣのラッチアップおよびソフトエ
ラー防止対策を素子寸法を増大させることなく行う。 【構成】 素子領域を除く半導体基板面に第１多結晶シ
リコン膜６を配置し、同膜から不純物を熱拡散させるこ
とによりウェルコン拡散層３を形成する。第２多結晶シ
リコン膜８を素子領域の所定部に直接配置し、かつ、第
１多結晶シリコン膜６上には第１絶縁膜７を介して配置
する。また、第２多結晶シリコン膜８から不純物を熱拡
散させることによりソース・ドレイン拡散層４ａ，４ｂ
を形成する。ゲート電極１０をチャネル領域上にはゲー
ト絶縁膜５を介して、また、第２多結晶シリコン膜９上
には第２絶縁膜９を介して配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置、さ
らに詳しく言えばＭＯＳ形電界効果トランジスタのラッ
チアップおよびソフトエラー現象を抑制した半導体集積
回路装置に関する。

【０００２】

【従来の技術】図３および図４に示すＮチャネルＭＯＳ
形電界効果トランジスタを例に従来の半導体集積回路装
置を説明する。図３は従来のＮチャネルＭＯＳ形電界効
果トランジスタの平面図，図４は図３のＢ−Ｂ断面図で
ある。Ｎ形半導体基板２１の上にＰ形ウェル２２が形成
され、Ｐ形ウェル２２の所要部分に形成された厚い酸化
膜２３により素子領域（ウェルコン拡散層領域を含む）
が画定される。素子領域上に形成されたゲート絶縁膜２
６上にはＮ形多結晶シリコン膜からなるゲート電極２７
が形成される。ゲート電極２７の両側のＰウェル２２に
酸化膜２３およびゲート電極２７をマスクとしてＮ形イ
オンを注入することによりソース拡散層２５ａおよびド
レイン拡散層２５ｂが形成される。なお、このイオン注
入時、ウェルコン拡散層２４の領域のＰウェル２２は適
当な材質でマスクされる。

【０００３】同様にウェルコン拡散層２４領域のＰウェ
ル２２に酸化膜２３をマスクとしてＰ形イオンを注入す
ることによりウェルコン拡散層２４が形成される。な
お、このイオン注入時、ソース拡散層２５ａおよびドレ
イン拡散層２５ｂ領域は適当な材質でマスクされる。ゲ
ート電極２７，ウェルコン拡散層２４，ソース拡散層２
５ａ，ドレイン拡散層２５ｂおよび酸化膜２３上に絶縁
膜２８が形成される。ウェルコン拡散層２４，ソース拡
散層２５ａおよびドレイン拡散層２５ｂに電位および電
流を供給するためにそれらの上に絶縁膜２８の一部を開
口させたコンタクト２９を通して電極配線２０が接続さ
れる。

【０００４】

【発明が解決しようとする課題】つぎに上記従来の半導
体集積回路において用いられるラッチアップおよびソフ
トエラー現象に対する抑制対策と問題点および限界につ
いて説明する。まず、ラッチアップ対策としてはソース
およびドレイン拡散層に近接した周囲をできるだけウェ
ルコン拡散層領域で囲み、かつ、そのウェルコン拡散層
にできるだけ大きな面積で（小さなコンタクト抵抗）で
電極配線をコンタトクさせている。ソフトエラー対策と
してはノード容量を大きくしたり、ドレイン拡散層領域
の面積を小さくし、Ｐ−Ｎジャンクションによる空乏層
の面積を小さくしたりしていた。

【０００５】しかしながら、ラッチアップ対策ではウェ
ルコン拡散層領域の面積を含む素子寸法を増大させるこ
ととなり、素子の微細化および大容量化を実現できない
要因となっていた。また、ソフトエラー対策ではノード
容量には主にゲート絶縁膜を介したゲート電極〜ウェル
コンの層間容量（ゲート容量）とドレイン拡散層〜ウェ
ル間のジャンクション容量（拡散層容量）の２つが利用
されているが、単位面積当たりの容量としてはゲート容
量ガ拡散層容量に比べ１桁以上大きいため、ほぼゲート
容量でノード容量ガ決定される。したがってノード容量
を増大させるにはゲート面積を拡大せざるを得ず、素子
の微細化を実現できない要因となっていた。また、ソー
スおよびドレイン拡散層面積は本来トランジスタのゲー
ト電極直下のチャネル領域と接続できる程度の面積があ
れば充分であるが、従来のようにソースおよびドレイン
拡散層への電位および電流の場合をコンタクトを通した
電極配線によって行う場合、コンタクト寸法の他に、コ
ンタクト〜ゲート電極およびコンタクト〜酸化膜２３間
にそれぞれ適当な間隔（製造上の位置合わせ能力で決ま
る）をとる必要があるため、その分、ドレイン拡散層面
積の増大を許すことになっていた。本発明の目的は上記
問題を解決するもので、ラッチアップおよびソフトエラ
ー現象に対する抑制対策を、素子の微細化および大容量
化を阻止することなく、施した半導体集積回路装置を提
供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に本発明による半導体集積回路装置は半導体基板の素子
領域を除く表面に、半導体基板と同形導電性不純物をド
ープした第１多結晶シリコン膜を直接配置し、前記第１
多結晶シリコンからの熱拡散によって半導体基板中にそ
の不純物を拡散させて半導体基板へ電位および電流を供
給する拡散層を形成し、前記半導体基板と逆形導電性不
純物をドープした第２多結晶シリコン膜を、素子領域の
所定部位には半導体基板上に直接に、また、第１多結晶
シリコン膜上には第１絶縁膜を介して配置し、かつ、前
記第２多結晶シリコン膜からの熱拡散によって半導体基
板中にその不純物を拡散させてソースおよびドレイン拡
散層を形成し、ゲート電極をソースおよびドレイン拡散
層の間のチャネル領域上にはゲート絶縁膜を介してその
全面を覆うように、また、前記第２多結晶シリコン上に
は第２絶縁膜を介して形成するよう構成されている。

【０００７】

【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明による半導体集積回路装置の実
施例を示す平面図で、ＮチャネルＭＯＳ形電界効果トラ
ンジスタの例である。図２は図１のＡ−Ａ断面図であ
る。Ｎ形半導体基板１の上に設けられたＰ形ウェル２表
面の所定素子領域を除く部分に、Ｐ形不純物をドープし
た第１多結晶シリコン膜６が形成されている。この第１
多結晶シリコン膜６からの熱拡散によってウェルコン拡
散層３が形成されている。第１多結晶シリコン膜６上に
は薄く、かつ、誘電率の高い第１絶縁膜７が形成されて
いる。素子領域のチャネル領域以外の部分には、直接ま
たは第１多結晶シリコン膜６上の一部には、第１絶縁膜
７を介して第２多結晶シリコン膜８が配置されている。
第２多結晶シリコン膜８からの熱拡散によってソース・
ドレイン拡散層４ａ，４ｂが形成されている。第２多結
晶シリコン膜８上には、薄く、かつ、誘電率の高い第２
絶縁膜９が形成されている。

【０００８】素子領域のチャネル領域のＰ形ウェル２の
表面にゲート絶縁膜５が形成されている。ゲート絶縁膜
５の全域の上には、直接、また第２多結晶シリコン膜８
上の一部には第２絶縁膜９を介してゲート電極１０が配
置されている。ソース拡散層４ａおよびドレイン拡散層
４ｂへの電位の供給は次の経路で行っている。ドレイン
拡散層４ａへは第２多結晶シリコン膜８によって行って
いる。ソース拡散層４ａへは第２多結晶シリコン膜８上
の第２絶縁膜９の一部と第１多結晶シリコン膜６上の第
１絶縁膜７の一部に開口させたコンタクト１２を経由さ
せて電極配線１１を第１多結晶シリコン膜６と第２多結
晶シリコン膜８に電気的に接続させて行っている。以上
の実施例はＮチャネルＭＯＳ形電界効果トランジスタに
適用した例であるが、ＰチャネルＭＯＳ形電界効果トラ
ンジスタの場合は上記逆がそのまま適用できる。

【０００９】

【発明の効果】以上、説明した本発明による半導体集積
回路装置はラッチアップおよびソフトエラー現象の抑制
対策において次の点で改善を果たしている。 ウェルコン拡散層領域確保における素子寸法の増加
（ラッチアップ対策）素子領域（ソース・ドレイン拡散
層領域およびチャネル領域）以外の全ての領域をウェル
コン拡散層領域として利用でき、かつ、その全ての面積
が電位および電流供給のための接触面（ウェルコン拡散
層〜第１多結晶シリコン）となるため極めて低抵抗でウ
ェルコン拡散層への電位の供給が可能である。しかも、
このウェルコン拡散層領域は従来素子間分離領域として
利用されていた領域をそのまま利用しているため従来構
造のように別途ウェルコン拡散層領域を設ける必要がな
いため素子の微細化が可能になる。ウェルコン拡散層を
素子領域に接して、かつ、周囲を完全に取り巻くように
形成でき、ラッチアップ対策として極めて有効な配置が
可能になる。 ノード容量確保における素子寸法の増大（ソフトエ
ラー対策）従来のゲート絶縁膜を介したゲート電極〜ウ
ェル間の層間容量の単位面積当たりの容量の大きな層間
容量が絶縁膜（薄く、かつ、誘電率の高い）を介した第
２多結晶シリコン膜〜ゲート電極間およびドレイン拡散
層側の第２多結晶シリコン膜〜第１多結晶シリコン膜間
に形成できるためゲート電極を大きくする必要がなくな
る。従って微細化が可能になる。 ドレイン拡散層を小さくするに限界があった件（ソ
フトエラー対策）ドレイン拡散層への電位および電流の
供給を第２多結晶シリコンで行っているため、従来構造
においてドレイン拡散層と電極配線間の電気的接続に必
要としていたコンタクトに係わるドレイン拡散層面積の
増加が不要になり、最低限の面積で良いこととなる。

【図面の簡単な説明】

【図１】本発明による半導体集積回路装置の実施例を示
す平面図である。

【図２】図１のＡ−Ａ断面図である。

【図３】従来の半導体集積回路装置の例を示す平面図で
ある。

【図４】図３のＢ−Ｂ断面図である。

【符号の説明】

１，２１…Ｎ形半導体基板 ２，２２…Ｐ形ウェル ３，２４…ウェルコン拡散層 ４ａ，２５ａ…ソース拡散層 ４ｂ，２５ｂ…ドレイン拡散層 ５…ゲート絶縁膜 ６…第１多結晶シリコン膜 ７…第１絶縁膜 ８…第２多結晶シリコン膜 ９…第２絶縁膜 １０，２７…ゲート電極 １１，２０…電極配線 １２…コンタクト ２３…酸化膜 ２８…絶縁膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の素子領域を除く表面に、半
   導体基板と同形導電性不純物をドープした第１多結晶シ
   リコン膜を直接配置し、前記第１多結晶シリコンからの
   熱拡散によって半導体基板中にその不純物を拡散させて
   半導体基板へ電位および電流を供給する拡散層を形成
   し、 前記半導体基板と逆形導電性不純物をドープした第２多
   結晶シリコン膜を、素子領域の所定部位には半導体基板
   上に直接に、また、第１多結晶シリコン膜上には第１絶
   縁膜を介して配置し、かつ、前記第２多結晶シリコン膜
   からの熱拡散によって半導体基板中にその不純物を拡散
   させてソースおよびドレイン拡散層を形成し、 ゲート電極をソースおよびドレイン拡散層の間のチャネ
   ル領域上にはゲート絶縁膜を介してその全面を覆うよう
   に、また、前記第２多結晶シリコン上には第２絶縁膜を
   介して形成するよう構成したことを特徴とする半導体集
   積回路装置。